二进制ASK和FSK调制的FPGA实现

1、二进制ask与psk调制的fpga实现一 绪论由于大多数数字基带信号频谱是低通型的，而实际信道多为带通型，数字基带信号通常不能直接在信道中传输，因此需要调制。调制就是在发信端把数字基带信号的频谱搬移到带通型信道的通带之内，以便信号在信道中传输。数字调制的基本方式有：振幅键控（ask）和频移键控（fsk）等。其二进制的调制方式则为：二进制振幅键控（2ask）载波信号的振幅变化；二进制频移键控（2fsk）载波信号的频率变化。本实验将利用quartus ii在一个系统中同时实现两种调制。二 设计原理与要求§2.1 设计原理2ask调制原理：利用代表数字信息“0”或“1”的基带矩形脉冲去键控

2、一个连续的载波，使载波时断时续地输出。有载波输出时表示发送“1”，无载波输出时表示发送“0”。调制波形如图2-1（a）所示；2fsk调制原理： 利用代表数字信息“0”或“1”的基带矩形脉冲去键控两个连续的不同频率的载波，使两载波有选择地输出。其中一个载波输出时表示发送“1”，另一个载波输出时表示发送“0”。调制波形如图2-1（b）所示。（a）（b）图2-1 调制原理波形图（a）2ask调制原理波形图 （b）2fsk调制原理波形图§2.2 设计要求本例将在quartus ii 开发系统中完成二进制ask与psk调制的eda设计。具体功能为：在调制控制信号start为高电平时，开始对基带

3、信号x进行调制，并分别输出二进制的振幅与频率的调制。图2-2所示为调制系统的构成框图。图2-2 二进制ask与psk调制的系统框图在系统框图中，有三个输入管脚和两个输出管脚，分别为：（1）输入 clk：系统时钟，本例中采用周期为10ns的时钟信号； start：调制控制信号，当为高电平时开始进行调制，低电平是不调制； x：基带信号，为被调制的低频信号。（2）输出（调制信号） 2ask：已经调制好的2ask信号；2fsk：已经调制好的2fsk信号。三 层次化设计及仿真根据上述功能，可以把调制系统划分为2部分：载波生成模块，信号调制模块。如图3-1所示。图3-1二进制ask与psk调制的系统模块划

4、分框图§3.1 载波生成模块3.1.1 原理说明 在调制控制信号start为高时进行分频，通过两个不同的分频器生成两个频率不同的载波f1和f2。3.1.2 模块设计与仿真采用vhdl语言设计，在quartus ii 中，利用文本输入法完成源程序的输入，其源程序如下。library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity c_wave is -实体名为c _waveport( clk :in std_logic; -系统时钟

5、start :in std_logic; -调制信号 f1,f2 :out std_logic); -载波信号end c_wave;architecture behave of c_wave is -利用计数器实现分频功能的结构体signal q1:integer range 0 to 11; -载波信号f1的分频计数器signal q2:integer range 0 to 3; -载波信号f2的分频计数器 beginprocess(clk) -此进程通过对系统时钟clk的分频，得到载波f1beginif clk'event and clk='1' then -在cl

6、k上升沿时 if start='0' then q1<=0; -控制信号为低电平时不计数 elsif q1<=5 then f1<='1'q1<=q1+1; -改变q1后的数字可改变载波f1的占空比，本例50% elsif q1=11 then f1<='0'q1<=0; -改变q1后数字可改变载波f1的分频比，本例12分频 else f1<='0'q1<=q1+1; end if;end if;end process;process(clk) -此进程通过对系统时钟clk的分频，得

7、到载波f2beginif clk'event and clk='1' then -在clk上升沿时 if start='0' then q2<=0; -控制信号为低电平时不计数 elsif q2<=1 then f2<='1'q2<=q2+1; -改变q2后的数字可改变载波f2的占空比，本例50% elsif q2=3 then f2<='0'q2<=0; -改变q2后数字可改变载波f2的分频比，本例4分频 else f2<='0'q2<=q2+1; end

8、if;end if;end process;end behave;进行编译，编译结果如图3-2所示图3-2载波生成模块编译结果编译成功后仿真，仿真输出波形如图3-3所示。分析仿真结果，正确无误。（a）（b）图3-3 的仿真结果（a）仿真结果全图 （b）仿真结果局部放大图将以上设计的模块设置成可调用的元件c_wave.sym，以备顶层设计时使用。图3-4为编译仿真正确无误后所生成的电路图和元件符号。（a）（b）图3-4 载波生成模块（a）载波生成模块的电路图 （b）载波生成模块的元件符号3.1.3 验证占空比与载波频率的控制1）将elsif q1<=5 then f1<='1

9、'q1<=q1+1;elsif q1=11 then f1<='0'q1<=0; 替换为elsif q1<=2 then f1<='1'q1<=q1+1; elsif q1=11 then f1<='0'q1<=0; 可以改变占空比，原来为(5+1)/(11+1)=6/12=50%，替换后变为(2+1)/(11+1)=3/12=25%。也就是载波f1的占空比由50%变为25%，而频率不变，仍为时钟的12分频。2）将elsif q2<=1 then f2<='1'q

10、2<=q2+1;elsif q2=3 then f2<='0'q2<=0; 替换为elsif q2<=0 then f2<='1'q2<=q2+1; elsif q2=1 then f2<='0'q2<=0; 可以改变频率，原来为对时钟的3+1=4分频，替换后变为对时钟的1+1=2分频，而占空比不变，仍为50%。对修改后的源程序保存，编译并仿真后的波形如图3-5所示：图3-5 改变占空比与载波频率仿真可见f1的占空比已经不再是50%，而是25%，f2的频率也已经改变，周期由原来的40ns变为20ns

11、，即由4分频改变为2分频。仿真结果验证正确。§3.2 信号调制模块3.2.1 原理说明 对于2ask调制来说，在基带信号x为高电平时输出为载波，本例中为f1，在低电平时输出为低电平，不输出任何载波；对于2fsk调制来说，在基带信号x为高电平时输出为载波1，本例中为f1，在低电平时输出为载波2，本例中为f2.3.2.2 模块设计与仿真采用vhdl语言设计，在quartus ii 中，利用文本输入法完成源程序的输入，其源程序如下。library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.s

12、td_logic_unsigned.all;entity ask_fsk is -实体定义port( -端口定义f1,f2 :in std_logic; -载波信号 x :in std_logic; -基带信号 y1,y2 :out std_logic); -输出调制信号end ask_fsk;architecture behav of ask_fsk is -定义结构体beginprocess(f2,x) -此进程完成对基带信号的2ask与2fsk调制begin y1<=x and f1; -对基带信号进行2ask调制，x为高电平是，y1输出为f1 if x='0'th

13、en y2<=f2; -对基带信号进行2fsk调制，x为高电平是，y2输出为f2 else y2<=f1; -x为高电平是，y2输出为f1end if;end process;end behav;进行编译，编译结果如图3-6所示图3-6信号调制模块编译结果编译成功后仿真，仿真输出波形如图3-7所示。分析仿真结果，正确无误。（a）（b）图3-7载波生成模块（a）仿真结果全图 （b）仿真结果局部放大图将以上设计的模块设置成可调用的元件ask_fsk.sym，以备顶层设计时使用。图3-8为编译仿真正确无误后所生成的电路图和元件符号。 （a） （b）图3-8 信号调制模块（a）信号调制模块

14、电路图 （b）信号调制模块元件符号四 系统顶层设计和仿真经过对该设计项目各个模块的定义、创建及编辑仿真后，证明其工作工程是正确的，下面利用quartus ii 图形编辑器，把各个模块连接起来，完成最终设计。§4.1 系统的顶层原理图设计实现（1） 系统的顶层设计输入图4-1 调制系统顶层原理图（2） 编译并仿真进行编译，编译结果如图4-2所示图4-2 系统顶层设计编译结果（a）（b）图4-3 系统的仿真结果（a）仿真结果全图 （b）仿真结果局部放大图图4-4为编译仿真正确无误后所生成的顶层元件符号。图4-4 系统顶层元件符号§4.2 系统的vhdl程序设计实现描述系统顶层的

15、vhdl程序如下：library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity b_ask_fsk is -实体b_ask_fsk定义port( -端口定义 clk :in std_logic; -系统时钟 start :in std_logic; -调制控制信号 x :in std_logic; -基带信号 y1,y2 :out std_logic); -调制信号end b_ask_fsk;architecture behav of b_

16、ask_fsk is -结构体定义signal q1:integer range 0 to 11; -载波信号f1的分频计数器signal q2:integer range 0 to 3; -载波信号f2的分频计数器signal f1,f2:std_logic; -载波信号f1，f2beginprocess(clk) -此进程通过对系统时钟clk的分频，得到载波f1beginif clk'event and clk='1' then -在clk上升沿时 if start='0' then q1<=0; -若控制信号为低电平，不计数 elsif q1

17、<=5 then f1<='1'q1<=q1+1; -载波f1的占空比为50% elsif q1=11 then f1<='0'q1<=0; -载波f1的频率为原来的clk的1/12，即12分频 else f1<='0'q1<=q1+1; end if;end if;end process;process(clk) -此进程通过对系统时钟clk的分频，得到载波f2beginif clk'event and clk='1' then -在clk上升沿时 if start='0

18、' then q2<=0; -若控制信号为低电平，不计数 elsif q2<=1 then f2<='1'q2<=q2+1; -载波f2的占空比为50% elsif q2=3 then f2<='0'q2<=0; -载波f1的频率为原来的clk的1/4，即4分频 else f2<='0'q2<=q2+1; end if;end if;end process;process(clk,x) -此进程完成对基带信号的2ask与2fsk调制beginy1<=x and f1; -对基带信号进行2ask调制if clk'event and clk='1' then -在clk上升沿时 ，开始对基带信号进行2fsk调制 if x='0' then y2<=f2; -当输入的基带信号x=0时，输出的调制信号y2为f1 else y2<=f1; -当输入的基带信号x=1时，输出的调制信号y2为f2 end if;end if;end process;end behav;经编译、仿真后，结果与上一致。结束语由于时间与能力有限，本文实现的功能有待于进一步完善，同时下