全自动洗衣机的状态机的设计Verilog

1、verilog设计报告 verilog设计报告题目：全自动洗衣机的状态机的设计姓名专业：电子信息科学与技术学号：pb092027102时间：2010-12-22一、自动洗衣机的工作原理 洗衣机有9个工作状态分别为：空闲（idle）、第一次加水（water1）、洗衣（wash）、第一次排水（drain1）、第二次加水（water2）、漂洗（rinse）、第二次排水（drain2）、甩干（dry）、蜂鸣（beep）。最简单的操作是在洗衣机上电后（默认水位为“中”），通过水位控制按钮设置好合适的水位，然后按下start_pause启动/暂停按钮，使洗衣机全自动完成整个洗衣过程，此时洗衣机控制器状态转

2、移图如图所示。全自动完成洗衣时（默认水位为“中”）洗衣机控制器的状态转移图一旦按下rst按钮，则电路复位到初始状态，控制信号m=0，w=0，d=0。当按下start_pause启动/暂停按钮时，则进入water1状态，w = 1，使进水阀门打开，开始上水，并历时7s。然后转移到下一状态wash，w = 0，使进水阀门关闭；同时m = 1，使电机开始运转，开始洗衣过程，并历时9s。再转移到下一状态drain1，直到当甩干结束后，整个洗衣过程完成，扬声器发出持续15秒的急促的“嘀嘀”音，提示用户洗衣结束，控制器又返回到初始状态。二、状态机的状态转换图由上面全自动洗衣机的工作原理，可知洗衣机控制器的

3、状态转换图如下图所示：洗衣机控制器的状态转换图三、状态机的程序module wash_fsm(0:3times,clock,rst,start,w,m,d,speaker); input clock,start,rst; output 0:3times; output w,m,d,speaker; reg 0:3timesparameter idle=0,water1=1,wash=2,drain1=3,water2=4,rinse=5,drain2=6,dry=7,beep=8; reg 0:4wash_state; always(negedge clock) case(wash_state

4、) idle: if(rst) begin start=1; wash_state=idle; end else wash_state=water1; water1: begin w=1; if(times=7s) wash_state=wash; elsewash_state=water1; end wash: begin m=1; if(times=9s)   wash_state=drain1; else wash_state=wash; end drain1: begin d=1; if(times=6s)  wash_state=water2; else

5、 wash_state=drain1; end water2: begin w=1; if(times=7s)  wash_state=rinse; else  wash_state=water2; end rinse: begin: m=1; if(times=9s)  wash_state=dry; else wash_state=rinse; end dry: begin: d=1; if(times=5s)  wash_state=beep; else  wash_state=dry; end beep: begin: speaker=1; if(times=15s)  wash_state=idle;else wash_state=beep;end default:  wash_state=idle;endcaseendmodule说明：output w, m, d; /w 是进水阀门控制信号，m是引擎（电动机）工作信号，d是放水阀门控制信号 output0:3 times; /定时计数器，