基于FPGA调制解调器的设计

1、毕业设计（论文）原创性声明和使用授权说原创性声明本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。作 者 签 名： 日 期： 指导教师签名： 日期： 使用授权说明本人完全了解安阳工学院关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子

2、版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。作者签名： 日 期： 目 录摘要IAbstractII引言1第一章 绪论31.1 EDA技术简介31.2 Quartus II简介31.2.1 Quartus II的使用及主要设计流程41.2.2 Quartus II的原理图输入设计流程61.3 VHDL语言简介61.3.1 VHDL的基本结构71.3.2 VHDL的基本语法10第二章 数字调制解调原理122.1 ASK的调制与解调原理122.1.1 ASK调制原理122.1.2 ASK解调原理132.

3、2 FSK的调制与解调原理132.2.1 FSK调制原理132.2.2 FSK解调原理142.3 PSK的调制与解调原理142.3.1 PSK的调制原理142.3.2 PSK解调原理15第三章 模块方案设计与仿真163.1 ASK的调制与解调163.1.1 ASK的调制方案163.1.2 ASK的解调模块163.1.3 ASK调制仿真结果分析163.1.4 ASK的解调方案173.1.5 ASK解调模块173.1.6 ASK解调仿真结果分析183.2 FSK的调制与解调183.2.1 FSK的调制方案183.2.2 FSK调制模块183.2.3 FSK调制仿真结果分析193.2.4 FSK的解

4、调方案193.2.5 FSK的解调模块193.3 PSK的调制与解调203.3.1 CPSK的调制方案203.3.2 CPSK的调制模块213.3.3 CPSK的调制仿真结果分析213.3.4 CPSK解调方案213.3.5 CPSK的解调模块223.3.6 CPSK的解调仿真结果分析223.3.7 DPSK调制方案223.3.8 DPSK调制模块233.3.9 DPSK调制仿真结果分析233.3.10 DPSK解调方案233.3.11 DPSK解调模块243.3.12 DPSK解调仿真结果分析243.4 选择译码器模块243.4.1 选择译码器模块243.5 系统顶层电路模块25结论26致谢

5、27参考文献27附录29基于FPGA的数字通信系统调制解调器的设计摘要：本设计简单介绍二进制振幅键控（ASK）、二进制频移键控（FSK）、二进制相位键控（PSK）的调制和解调原理。其中，相位键控分为绝对调相（CPSK）和相对调相（DPSK）两种。CPSK是利用载波的不同去直接传送数字信息是一种方式；DPSK则是用载波相位的相对变化来传送数字信号，即利用前后码之间的载波相位的变化表示数字基带信号。使用FPGA在EDA技术开发软件Quartus上实现三种调制信号的调制与解调，系统采用ALTERA公司生产的Cyclone II EP2C35F672C6型号的FPGA和EPCS16系列的配置驱动，使用

6、VHDL硬件描述语言实现。根据系统的总体功能与硬件特点，设计总体框图， VHDL语言的特点，对VHDL建模并进行具体语言设计，让系统的解调结果准确，进行波形仿真与调试完成调制解调任务。关键词：FPGA ；ASK ；PSK ；CPSK；DPSKDesign of mode digital communication system based on FPGAAbstract: This design introduces the binary amplitude shift keying (ASK), binary frequency shift keying (FSK), binary phas

7、e shift keying (PSK) modulation and demodulation principle. Among them, the phase shift keying is divided into absolute phase modulation (CPSK) and relative phase modulation (DPSK) two kinds. CPSK is to use different carrier to transmit digital information directly is a kind of way; DPSK is using ca

8、rrier phase relative changes to transmit digital signals, it is using code carrier phase change between before and after the digital baseband signal. Using FPGA in the EDA technology to develop software Quartus implemented on three kinds of modulation signal modulation and demodulation, the system U

9、SES ALTERA company produces the Cyclone II EP2C35F672C6 FPGA and EPCS16 series models with the configuration of the drive, using VHDL hardware description language to realize. Based on the system's overall function and hardware characteristic, the design of the overall block diagram, VHDL langua

10、ge, the characteristics of the specific language design and VHDL modeling, the system of the demodulation results are accurate, waveform simulation and debugging for modem tasks.Key words: FPGA ;ASK ;PSK ;CPSK;DPSKII引 言如今社会通信技术的发展速度可谓日新月异，计算机的出现在现代通信技术的各种媒体中占有独特的地位，计算机在当今社会的众多领域里不仅为各种信息处理设备所使用，而且它与通

11、信向结合，使电信业务更加丰富。随着人类经济和文化的发展，人们对通信技术性能的需求也越来越迫切，从而又推动了通信科学的发展。在通信理论上，先后形成了“过滤和预测理论”、“香浓信息论”，“纠错编码理论”，“信源统计特性理论”，“调制理论”等。通信作为社会的基本设施和必要条件，引起的世界各国的广泛关注，通信的目的就是从一方向另一方传送信息，给对方以信息，但是消息的传送一般都不是直接的，它必须借助于一定形式的信号才能便于远距离快速传输和进行各种处理。虽然基带信号6可以直接传输，但是目前大多数信道不适合传输基带信号。现有通信网的主体为传输模拟信号而设计的，基带数字信号不能直接进入这样的通信网。基带信号一

12、般都包含有较低的频率，甚至是直流的分量，很难通过有限尺寸的天线得到有效辐射，因而无法利用无线信道来直接传播。对于大量有线信道，由于线路中多半串接有电容器或并接有变压器等隔直流元件，低频或直流分量就会受到很大限制。因此，为了使基带信号能利用这些信道进行传输，必须使代表信息的原始信号经过一种变换得到另一种新信号，这种变换就是调制。实际中一般选正弦信号为载波信号。代表所传信息的原始信号，是调制载波的信号。数字调制传输在现代通信中发挥着越来越重要的作用，主要是因为数字通信有以下优点:（1）数字信号便于存储、处理 、抗干扰能力强；（2）数字信号便于交换和传输；（3）可靠性高，传输过程中的差错可以设法控制

13、；（4）数字信号易于加密且保密性强；(5)通用性和灵活性好经过调制后，各路信号可已搬移到更高不重叠的频段去传输，从而避免多路传输中的相互干扰。基于这种目的，信号经调制后再传输的方式又称为频带传输。现场可编程门阵列（FPGA）1是在专用ASIC的基础上发展出来的，它克服了专用ASIC不够灵活的缺点。与其他中小规模集成电路相比，其优点主要在于它有很强的灵活性，即其内部的具体逻辑功能可以根据需要配置，对电路的修改和维护很方便。随着VLSI(Very Large Scale IC，超大规模集成电路)工艺的不断提高，单一芯片内部可以容纳上百万个晶体管，FPGA/CPLD芯片的规模也越来越大，目前，FPG

14、A的容量已经跨过了百万门级，使得FPGA 成为解决系统级设计的重要选择方案之一。和其他通用 DSP相比，FPGA在处理方式上和设计编程上有很大的区别，它更强调数据的平行处理和流水线处理并且有更强的灵活性和可编程型，所以FPGA在定点数据处理方面有很大的优势。FPGA/CPLD可容纳上百万个晶体管，芯片的规模也越来越大。为了满足设计需求，以可编程门阵列FPGA为代表的器件得到了广泛的应用，器件的集成度和运行速度都在高速增长。基于FPGA的数字调制解调器与模拟电路调制解调器相比，具有功耗低、结构简单、性能优越等特点，故在实际工程中得到了广泛的应用。针对传统用硬件实现数字调制解调的方法,特别是相干解

15、调需要提取载波，设备相对复杂、成本较高的特点,研究了基于FPGA芯片的调制解调系统，即通过Quartus II软件，采用VHDL硬件描述语言，利用DE2开发板设计并实现ASK，FSK，PSK的调制解调器。由于FPGA的调制解调技术在通信系统中占据非常重要的地位，它的优劣决定了通信系统的性能。第一章 绪论1.1 EDA技术简介EDA是电子设计自动化（Electronic Design Automation）6的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的,EDA技术就是依靠功能强大的电子计算机，

16、在EDA工具软件平台上，对以硬件描述语言HDL（Hardware Description Language）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、优化、仿真，直至下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC（Application Specific Integrated Circuit）芯片中，实现既定的电子电路设计功能。EDA技术可把数字通信技术，微电子技术和现代电子设计自动技术结合起来，实现硬件设计软件化，加速了数字通信系统设计的效率，降低了设计成本。利用EDA技术进行电子系统的设计，具有以下几个特点：(1) 用软件的方式设计硬件；(2)

17、用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；(3) 设计过程中可用有关软件进行各种仿真；(4) 系统可现场编程，在线升级；(5) 整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。因此，EDA技术是现代电子设计的发展趋势。1.2 Quartus II简介Quartus II6是Altera公司继MAXPLUS II后，所提供的FPGA/CPLD开发集成环境，主要针对本公司新器件和大规模FPGA 的开发。Quartus II提供一个容易适应特定设计所需要的完整的多平台设计环境。它不仅包括FPGA/CPLD 设计所有阶段的解决方案，而且也提供可编程片上系统（SOPC）设计

18、的综合性环境。Quartus II除了保留有MAXPLUS II11的特色外，也可以利用第三方的综合工具，如Synopsys、NativeLink仿真工具ModelSim 等。设计者可以通过传统原理图输入法9（GDF）或硬件描述语言13（VHDL）设计一个数字系统，通过软件仿真我们可以事先验证设计正确性，在PCB完成后还可以利用CPLD的在线修改能力随时修改设计而不必改动硬件电路。电路设计与输入是指通过某些规范的描述方式，将工程师电路构思输入给EDA工具。常用的设计方法有硬件描述语言（HDL）和原理图设计输入方法等。原理图设计输入法在早期应用的比较广泛，它根据设计要求，选用器件、绘制原理图、完

19、成输入过程。这种方法的优点是直观、便于理解、元器件库资源丰富。但是在大型设计中，这种方法的可维护性较差，不利于模块构造与重用。更主要的缺点就是当所选用芯片升级换代后，所有的原理图都要做相应的改动。目前进行大型工程设计时，最常用的设计方法是HDL设计输入法，其中影响最为广泛的HDL语言是VHDL和Verilog。他们的共同特点是利用由顶向下设计，利于模块的划分与复用，可移植性好，通用性好，设计不因芯片的工艺与结构不同而变化，更利于向ASIC的移植。波形输入和状态机输入方法是两种常用的辅助设计输入方法：使用波形输入时，绘制出激励波形与输出波形，EDA软件就能自动地根据响应关系进行设计；使用状态机输

20、入法时，设计者只需要画出状态转移图，EDA软件就能生成相应的HDL代码或原理图，使用十分方便。1.2.1 Quartus II的使用及主要设计流程Quartus II可以使设计者完成设计输入、分析与综合、仿真、布局布线、时序分析及编程下载等工作。Quartus支持多种编辑输入法，包括图形编辑输入法，VHDL、Verilog HDL和AHDL的文本编辑输入法，符号编辑输入法，以及内存编辑输入法。Quartus与MATLAB和DSP Builder结合可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA工具，与SOPC Builder结合，可实现SOPC系统开发。 Quartus

21、 II的设计流程与过去传统意义的电子设计大不相同。尤其表现在：传统设计是自底向上的设计，合格产品的设计总要反复多次试验，次数主要取决于经验而且必须制成成品才能进行仪器测量。而Quartus II采用的是自顶向下的设计，缩减了设计成本，缩短了设计周期，更接近于常规思维方式，标准产品方便测试，对设计者经验要求低，保密性强集成度高。图1.1显示了使用Quartus II进行设计的各主要环节。输入设计分析与综合布局布线时序分析引脚锁定及下载分析与综合分析与综合图1.1 Quartus II主要设计环节这几个环节分别介绍如下： （1）设计输入：设计输入包括图形输入和硬件描述语言（HDL）文本输入两大类型

22、。本次实验中主要用到其中的原理图输入和VHDL输入两种方式。HDL设计方式是现今设计大规模数字集成电路的常用形式，除IEEE标准中VHDL与Verilog HDL两种形式外，还有各自FPGA厂家推出的专用语言，如Quartus II下的AHDL。HDL语言描述在状态机、控制逻辑、总线功能方面较强；而原理图输入在顶层设计、数据通路逻辑等方面具有图形化强、功能明确等特点。Quartus II 支持层次化设计，可以在一个新的输入编辑环境中调用不同输入设计方式完成的模块，从而完成混合输入设计以发挥二者各自特色。（2）分析与综合：在完成设计输入之后，即可对其进行分析与综合。其中先进行语法的分析与校正，然

23、后依据逻辑设计的描述和各种约束条件进行编译、优化、转换和综合。最终获得门级电路甚至更底层的电路网表描述文件。因此，综合就是将电路的高级语言（如行为描述）转换成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序，既可以使用Quartus II中的综合器来分析设计文件和建立工程数据库，也可使用其他EDA综合工具综合设计文件，然后产生与Quartus II软件配合使用的网表文件。（3）仿真：仿真包括功能仿真和时序仿真。进行功能仿真，即直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能否满足原设计的要求，仿真过程没有加入时序信息，不涉及具体器件的硬件特性。而

24、时序仿真接近真实器件运行特性的仿真，仿真精度高。Quartus II可以通过建立和编辑波形文件，来执行仿真波形的模拟分析。（4）布局布线： 若功能仿真结果满足逻辑设计，则可执行布局布线。它的目的是将综合后产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件。在Quartus II中，是使用由综合中建立的数据库，将工程的逻辑和时序要求与器件的可用资源相匹配。它将每个逻辑功能分配给最好的逻辑单元位置，进行布线和时序，并选择相应的互连路径和引脚分配。 （5）时序分析 Quartus II中的时序分析功能可以分析设计中所有逻辑的性能，并协助引导适配器满足设计中的时序分析要求。还可以进行最少的时

25、序分析，报告最佳情况时序结果，验证驱动芯片外信号的时钟至管脚延时。 （6）引脚锁定及下载 为了对设计工程进行硬件测试，应将其输入输出信号锁定在芯片确定的引脚上。最后是将下载或配置文件通过编程电缆向FPGA或CPLD进行下载，以便进行硬件调试和验证。1.2.2 Quartus II的原理图输入设计流程应用数字逻辑电路的基本知识，使用Quartus II原理图输入法可以非常方便地进行数字系统的设计，应用Quartus II原理图输入法，还可以把原有的使用中小规模的通用数字集成电路设计的数字系统移植到FPGA中。设计流程可以分为：（1）建立工程文件夹，包括工程目录、名称和选择合适器件。（2）编辑设计

26、图形文件，放置元件、连线、设定输入输出管教名称。（3）对图形文件进行编译，检查电路是否有误。（4）时序仿真设计文件，得到方针波形验证设计结果。（5）编程下载设计文件，包括引脚锁定和编程下载。1.3 VHDL语言简介VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language，诞生于1982年。1987年底，IEEE将VHDL替代了原有的非标准的硬件描述语言，并被美国国防部确认为标准硬件描述语言。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风

27、格与句法十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。VHDL语言的基本结构：一个完整的VHDL语言程序通常包括实体声明（Entity Declaration）、结构体（Architecture Body）、配置（Configuration）、程序包（Package）和库（L

28、ibrary）五个组成部分。其中实体和结构体是不可缺少的。前4种分别是编译的源设计单元。库存放已编译的实体，结构体，配置和包；实体用于描述系统内部的结构和行为；包存放各设计模块都能共享的数据类型，常数和子程序等；配置用于从库中选取所需要单元来支持系统的不同设计，即对库的使用。库可由用户生成或芯片制造商提供，以便共享。实体是描述系统的外部端口，实体说明用于描述设计系统的外部端口输入、输出特征。结构体是描述系统内部的结构和行为，即用于描述设计系统的行为、系统数据的流程和系统内部的结构及其实现的功能。配置为属性选项，描述层与层之间、实体与结构体之间的连接关系，比如高层设计需要将低层实体作为文件加以利

29、用，这就要用到配置说明，用于从库中选取所需设计单元来组成系统设计的不同版本。程序包为属性选项，用于把共享的定义放置其中，具体地说主要用来存放各种设计的模块都能共享的数据类型、常量和子程序等。库主要用于存放已经编译的实体、结构体、程序包和配置，可由用户自主生成或有ASIC芯片制造商提供相应的库，以便于设计中为大家所共享。1.3.1 VHDL的基本结构 一个VHDL设计由若干个VHDL文件构成，每个文件主要包含如下三个部分中的一个或全部： （1）程序包（Package）； （2) 库（library）（3）实体（Entity）； （4）结构体（Architecture）。VHDL设计VHDL文件程

30、序包（Packages）声明在设计或实体中将要用到的常数，数据类型，元件及子程序等实体（Entities）声明到其他实体及其他设计的接口，即定义本设计输入输出端口结构体（Architectures）定义了实体的实现，即电路的具体描述图1.2 VHDL组成示意图一个完整的VHDL设计必须包含一个实体和一个与之对应的结构体，一个实体可对应多个结构体，以说明采用不同方法来描述电路。（1）程序包（Package） 程序包是用来单纯罗列VHDL语言中所要用到的信号定义、常数定义、数据类型、元件语句、函数定义和过程定义等，它是一个可编译的设计单元，也是库结构中的一个层次。要使用程序包时，可以用USE语句说

31、明。例如： USE IEEE.STD_LOGIC_1164.ALL； 该语句表示在VHDL程序中要使用名为STD_LOGIC_1164的程序包中所有定义或说明项。 一个程序包由两大部分组成：包头（Header）和包体（Package Body），其中包体是一个可选项，也就是说，程序包可以只由包头构成。一般包头列出所有项的名称，而在包体具体给出各项的细节。 （2）库（Library） 库是专门存放预先编译好的程序包（package）的地方。在VHDL语言中，库的说明总是放在设计单元的最前面： LIBRARY 库名； 在设计单元内的语句就可以使用库中的数据。由此可见，库的好处就在于使设计者可以共享

32、已经编译过的设计结果。在VHDL语言中可以存在多个不同的库，但是库和库之间是独立的，不能互相嵌套。实际中一个库就对应一个目录，预编译程序包的文件就放在此目录中。用户自建的库即为设计文件所在目录，库名与目录名的对应关系可在编译软件中指定。库说明语句的作用范围从一个实体说明开始到它所属的构造体、配置为止。当一个源程序中出现两个以上的实体时，两条作为使用库的说明语句应在每个实体说明语句前重复书写。表1.1是IEEE两个标准库“std”与“ieee”中所包含的程序包的简单解释。 表1.1 IEEE两个标准库库名程序包名包中预定义内容stdstandardVHDL类型，如bit, bit_vectori

33、eeestd_logic_1164定义std_ logic，std_ logic_ vector等ieeenumeric std定义了一组基s td_logic_1164中定义的类型上的算术运算符ieeestd_ logic arith 定义有符号与无符 号类型，及基于这些类型上的算术运算ieeestd_ logic_ signed定义了基于std_logic与std_logic_vector类型上的有符号的算术运算ieeestd_ logic_ unsigned定义了基于std_logic与std_logic_vector类型上的无符号的算术运算（3）实体（entity）实体是VHDL设计中

34、最基本的模块，VHDL表达的所有设计均与实体有关。设计的最顶层是顶层实体。如果设计分层次，那么在顶层实体中将包含较低级别的实体。 实体中定义了该设计所需的输入/输出信号，信号的输入/输出类型被称为端口模式，同时实体中还定义他们的数据类型。 任何一个基本设计单元的实体说明都具有如下的结构： Entity <entity_name 实体名> is port （ 信号名，信号名：端口模式 端口类型； ）； End <entity_ name> 每个端口所定义的信号名在实体中必须是唯一的，说明信号名的属性包括端口模式和端口类型，端口模式决定信号的流向，端口类型决定端口所采用的数

35、据类型。 端口模式（MODE）有以下几种类型： IN 信号进入实体但并不输出； OUT 信号离开实体但并不输入；并且不会在内部反馈使用；INOUT 信号是双向的（既可以进入实体，也可以离开实体）；BUFFER 信号输出到实体外部，但同时也在实体内部反馈。 端口类型（TYPE）有以下几种类型： Integer：可用作循环的指针或常数，通常不用于I/O信号； Bit：可取值“0”或“1”； std_ logic：工业标准的逻辑类型，取值“0”，“1”，“X” 和“Z” ； std_ logic_ vector：std_ logic的组合，工业标准的逻辑类型。 由此看出，实体（ENTITY）类似于原

36、理图中的符号,它并不描述模块的具体功能。实体的通信点是端口（PORT），它与模块的输入/输出或器件的引脚相关联。 （4）结构体（architecture）结构体是VHDL设计中最主要部分，它具体地指明了该基本设计单元的行为、元件及内部的连接关系，也就是说它定义了设计单元具体的功能。结构体对其基本设计单元的输入输出关系可以用3种方式进行描述，即行为描述（基本设计单元的数学模型描述）、寄存器传输描述（数据流描述）和结构描述（逻辑元件连接描述）。不同的描述方式，只体现在描述语句上，而结构体的结构是完全一样的。 一个完整的、能被综合实现的VHDL设计必须有一个实体和对应的结构体，一个实体可以对应一个或

37、多个结构体，由于结构体是对实体功能的具体描述，因此它一定要跟在实体的后面，通常先编译实体后才能对结构体进行编译。1.3.2 VHDL的基本语法 （1）VHDL语言的客体及其分类 在VHDL语言中凡是可以赋予一个值的对象就称为客体（Object）。客体主要包括以下3种：信号、常数、变量（Signal、Constant、Variable）。在电子线路中，这3类客体通常都具有一定的物理含义。 常数（Constant） 常数是一个固定的值。所谓常数说明就是对某一常数名赋予一个固定的值。通常赋值在程序开始前进行，该值的数据类型则在说明语句中指明。常数说明的一般格式如下： Constant 常数名：数据类

38、型:=表达式； 常量在定义时赋初值，赋值符号为“:=”。 变量（Variable） 变量只能在进程语句、函数语句和过程语句中使用，它是一个局部量。在仿真过程中它不像信号那样，到了规定的仿真时间才进行赋值，变量的赋值是立即生效的。变量说明语句的格式如下： Variable 变量名：数据类型 约束条件:=表达式； 变量的赋值符号“:=”。 信号（Signal） 信号是电子线路内部硬件连接的抽象。它除了没有数据流动方向说明外，其它性质几乎和“端口”一致。信号通常在构造体、程序包和实体中说明。信号说明语句的格式如下： Signal 信号名：数据类型 约束条件<=表达式； 信号的赋值符号为“<

39、;=”。 （2） VHDL的运算符 在VHDL语言中共有4类运算符，可以分别进行逻辑运算（Logical）、关系运算（Relational）、算术运算（Arithmetic）和并置运算（Concatenation）。被运算符所运算的数据应该与运算符所要求的类型相一致。另外，运算符是有优先级的，例如逻辑运算符NOT，在所有的运算符中优先级最高。 （3） VHDL常用语句VHDL 常用语句分并行（Concurrent）语句和顺序（Sequential）语句： 并行语句（Concurrent）:并行语句总是处于进程（PROCESS）的外部。所有并行语句都是并行执行的，即与它们出现的先后次序无关。如w

40、hen .else语句。 顺序语句（Sequential）:顺序语句总是处于进程的内部，并且从仿真的角度来看是顺序执行的。如if-then-else语句。第二章 数字调制解调原理2.1 ASK的调制与解调原理振幅键控6是正弦载波的幅度随数字基带信号而变化的数字调制。当数字基带信号为二进制时，则为二进制振幅键控。 2.1.1 ASK调制原理二进制幅移键控ASK信号是利用二进制数字基带脉冲序列中的“1”、“0”码去控制载波输出的有或无得到的。对单极性不归零的矩形脉冲序列而言，“1”码打开通路，送出载波；“0”码关闭通路，输出零电平，所以又称为通-断键控OOK(on-off Keying)。一般情况

41、下，调制信号是具有一定波形形状的二进制序列，即 (2-1)式2-1中Ts为码元间隔；g(t)为调制信号的脉冲形状表达式，为讨论方便，这里设其为单极性不归零的矩形脉冲；an为二进制符号，见公式2-2： (2-2)借助于模拟幅度调制原理，二进制序列幅移键控信号的一般表达式见式2-3。 (2-3)幅移键控调制器可以用一个相乘器实现,也可以用一个开关电路来代替。两种调制电路的框图分别对应于图2.1（a)、(b)。 乘法器输入信号s(t)s(t)coswcte2aske2ask (a) (b)图2.1 相乘法产生 图2.1 开关电路法产生2.1.2 ASK解调原理二进制序列幅移键控信号的解调，与模拟双边

42、带10AM信号的解调方法一样，可以用相干解调或包络检波（非相干解调）实现，如图2.2 (a)、(b)所示。设计电路时，考虑到成本等综合因素，在2ASK系统中很少使用相干解调。BPF乘法器抽样判决抽样判决LPF包络检波BPFLPFe2ASK(t)e2ASK(t)Cos(wt+)位定时位定时输出输出(a)(b)图2.2 ASK解调框图2.2 FSK的调制与解调原理正弦载波的频率随二进制基带信号在f1和f2两个频率点间变化，则产生二进制移频键控信号（2FSK信号）。2.2.1 FSK调制原理二进制移频键控信号可以看成是两个不同载波的二进制振幅键控信号的叠加。 若二进制基带信号的1符号对应于载波频率f

43、1，0符号对应于载波频率f2，则二进制移频键控信号的时域表达式见式2-4： (2-4)调制方式如图2.3所示：振荡器1 f1 振荡器2 f2反相器选通开关选通开关相加器e2FSK(t)图2.3 FSK调制框图2.2.2 FSK解调原理频移键控信号6的解调也可以采用相干解调或非相干解调，原理与二进制序列幅移键控信号的解调相同，只是必须使用两套2ASK接收电路，如图2.4（a）、（b）所示。与选择幅移键控信号解调方式的同样理由，在2FSK系统中也很少使用相干解调。低通滤波器相乘器带通滤波器带通滤波器带通滤波器包络检波器包络检波器抽样判决器相乘器低通滤波器抽样判决器带通滤波器定时脉冲定时脉冲(a)(

44、b)Cosw1tCosw2t图2.4 FSK解调框图解调2FSK信号还可以用鉴频法、过零检测6法及差分检波法等。过零检测法的基本思想是，利用不同频率的正弦波在一个码元间隔内过零点数目的不同，来检测已调波中频率的变化。2.3 PSK的调制与解调原理在二进制数字调制中，当正弦载波的相位随二进制数字基带信号离散变化时，则产生二进制移相键控(2PSK)信号。 2.3.1 PSK的调制原理移相键控6以载波的固定相位为参考，用与载波相同的相位表示“1”码；相位表示“0”码，则第k个码元表示见公式2-5： (2-5)2PSK已调信号的时域表达式为 (2-6) 其中表达式为： (2-7)2.3.2 PSK解调

45、原理2PSK信号的解调只能用相干解调一种形式。解调原理框图及波形如图2.5所示。带通滤波器相乘器低通滤波器抽样判决器e2psk(t)输出定时脉冲图2.5 PSK解调框图第三章 模块方案设计与仿真3.1 ASK的调制与解调3.1.1 ASK的调制方案ASK的调制器原理如图3.1所示。输入随机信息序列Ak，经过基带信号形成器，产生波形序列，然后通过乘法器进行频谱搬移，并使带通滤波器来滤除高频谐波和低频干扰，最终输出振幅键控信号Uask(t)。基带信号形成器乘法器带通滤波器Akcos2fctUask(t)图3.1 ASK的调制器原理图3.1.2 ASK的解调模块如图3.2所示。模块有系统时钟触发，包

46、括两个输入端：开始调制信号start、基带信号x。由y输出调制信号。图3.2 ASK的解调模块3.1.3 ASK调制仿真结果分析ASK调制器仿真波形如图3.3所示。当start信号为高电平时，进行ASK调制；载波信号f通过系统时钟四分频获得。图3.3 ASK调制仿真图3.1.4 ASK的解调方案Ask解调有同步解调和包络解调两种方法，我们以包络解调法为例，该系统能够通过如图3.4所示的结构框实现。可以看出，解调器包括分频器、计数器、寄存器和判决器等。其中，分频器5对时钟信号进行分频得到与发射端数字载波相同的数字载波信号；寄存器在时钟上升沿到来时把数字ASK信号存入寄存器；计数器利用分频输出的载

47、波信号作为计数器的时钟信号，在其上升沿到来时，对寄存器中的ASK载波个数进行计数，当计数值大于3时，输出1，否则输出为0；判决器则以数字载波为判决时钟，对计数器输出信号进行抽样判决，并输出借调后的基带信号。clkstartASK信号寄存器分频器计数器判决器基带信号图3.4 ASK的解调原理图3.1.5 ASK解调模块如图3.5所示。模块有系统时钟触发，包括两个输入端：开始调制信号start、基带信号x。由y输出调制信号。图3.5 ASK解调模块图3.1.6 ASK解调仿真结果分析ASK的解调器仿真波形如图3.6所示。当start信号为高电平时，进行ASK解调；在q=11时，m清零；在q=10时

48、，根据m的大小对输出基带信号y的电平判决；在q为其他时，m记xx（x信号的寄存器）的脉冲数；输出的基带信号y滞后输入的调制信号x10个clk。图3.6 ASK解调仿真图3.2 FSK的调制与解调3.2.1 FSK的调制方案FSK用不同频率的载波来传送数字信号，并用数字基带信号控制载波的频率。FSK是用两个不同频率的载波来代表数字信号的两种电平，接收端收到不同的载波信号在进行逆变化成为数字信号，完成信息传输过程。FSK调制器的原理图如图3.6所示。首先通过两个独立的分频器产生不同频率的载波信号，然后通过选通开关选择不同频率的高频信号，从而实现FSK调制。f1f2基带信号图3.6 FSK的调制原理

49、图3.2.2 FSK调制模块如图3.7所示。模块有系统时钟触发，包括两个输入端：开始调制信号start、基带信号x。由y输出调制信号。图3.7 FSK调制模块图3.2.3 FSK调制仿真结果分析FSK调制仿真波形如图3.8所示。当start为高电平时，进行FSK调制；载波f1、f2分别是通过clk信号的12分频和2分频得到的；基带码长是载波信号f1的两个周期，载波信号f2的6个周期；输出的调制信号在时间上滞后于载波信号一个时钟周期，滞后于输入时钟脉冲两个周期。图3.8 FSK调制仿真图3.2.4 FSK的解调方案FSK解调器与ASK解调器类似，也是由分频器、寄存器、计数器和判决器构成，其结构图

50、如图3.9所示Clk寄存器分频器Start调制信号计数器判决器基带信号图3.9 FSK的解调图3.2.5 FSK的解调模块如图3.10所示。模块有系统时钟触发，包括两个输入端：开始调制信号start、基带信号x。由y输出调制信号。图3.10 FSK的解调模块图3.2.6 FSK的解调仿真结果分析FSK的解调器仿真波形如图3.11所示。当start信号为高电平时，进行FSK的解调；当q=11时，m清零；在q=10时，根据m的大小对输出基带信号y的电平判决；在q为其他时，m记下xx的脉冲数；输出的基带信号y滞后输入的调制信号x10个clk。图3.11 FSK的解调仿真图3.3 PSK的调制与解调3

51、.3.1 CPSK的调制方案相位键控分为绝对调相（CPSK）和相对调相（DPSK）两种。CPSK是利用载波的不同去直接传送数字信息是一种方式；DPSK则是用载波相位的相对变化来传送数字信号，即利用前后码之间的载波相位的变化表示数字基带信号。CPSK调制12结构如图3.12所示。计数器对外部时钟信号进行分频与计数，并输出两路相位不同的数字载波信号；2选1开关在基带信号的控制下，对两路载波信号进行选通，输出的信号即为CPSK信号。Clk计数器相载波0相载波Start已调信号2选1开关基带信号图3.12 CPSK的调制原理图3.3.2 CPSK的调制模块如图3.13所示。模块有系统时钟触发，包括两个

52、输入端：开始调制信号start、基带信号x。由y输出调制信号。图3.13 CPSK的调制模块图3.3.3 CPSK的调制仿真结果分析CPSK调制器仿真波形如图3.14所示。当start为高电平时，进行CPSK的调制；载波信号f1、f2是通过输入时钟脉冲clk分频得到的，且滞后于输入时钟脉冲一个时钟周期，二者之间相位相差；调制输出信号y滞后于载波一个时钟周期，滞后输入时钟两个周期。图3.14 CPSK的调制仿真图3.3.4 CPSK解调方案CPSK解调器的结构如图3.15所示。图中，计数器输出与发射端同步的0相数字载波；将计数器输出的0相载波与数字CPSK信号中的载波进行与运算，当两比较信号在判

53、决时刻都为1时，输出为1，否则输出为0，从而实现解调。计数器ClkStart基带信号判决器已调信号图3.15 CPSK解调原理图3.3.5 CPSK的解调模块如图3.16所示。模块有系统时钟触发，包括两个输入端：开始调制信号start、基带信号x。由y输出调制信号。图3.16 CPSK的解调模块图3.3.6 CPSK的解调仿真结果分析CPSK解调器仿真波形如图3.17所示。当start信号为高电平时，进行CPSK解调；当q=0时，根据x的电平来进行判决；输出信号滞后输出信号x一个时钟周期。图3.17 CPSK的解调仿真图3.3.7 DPSK调制方案DPSK调制器12的结构3.18如图。图中的C

54、PSK调制器与图3.15所示的CPSK调制器相同，计数器与图中的计数器相同，异或门和寄存器则共同完成绝对码到相对码的变换功能。Clk相对码异或Start调制信号CPSK调制寄存器绝对码计数器图3.18 DPSK调制框图3.3.8 DPSK调制模块如图3.19所示。模块有系统时钟触发，包括两个输入端：开始调制信号start、基带信号x。由y输出调制信号。图3.19 DPSK调制模块图3.3.9 DPSK调制仿真结果分析DPSK调制器绝对码转换为相对码的仿真波形如图3.20所示。当q=0时，输出信号y是输出信号x与中间寄存信号xx的异或，输出信号y滞后于输入信号x一个时钟周期。图3.20 DPSK

55、调制仿真结果图3.3.10 DPSK解调方案DPSK解调器的关键则是实现相对码到绝对码的转换，其结构3.21如图。DPSK解调采用CPSK解调器与相对码转换电路即可实现，其中，相对码到绝对码的转换是在以计数器输出信号为时钟的控制下完成的。相对码Clk寄存器计数器Start异或绝对码图3.21 DPSK解调框图3.3.11 DPSK解调模块如图3.22所示。模块有系统时钟触发，包括两个输入端：开始调制信号start、基带信号x。由y输出调制信号。图3.22 DPSK解调模块图3.3.12 DPSK解调仿真结果分析DPSK解调相对码转换为绝对码的仿真波形如图3.23所示。当q=3时，输出信号y是信号x与xx的异或；输出信号y滞后于输入信号x一个基