模拟电路分析

1、1第第3 3章章 常用组合逻辑电路及常用组合逻辑电路及MSIMSI组合电路模块的应用组合电路模块的应用常用常用MSIMSI组合逻辑模块组合逻辑模块模块级组合逻辑电路分析模块级组合逻辑电路分析模块级组合逻辑电路的设计模块级组合逻辑电路的设计2 数字集成电路的规模划分数字集成电路的规模划分3.1 3.1 常用常用MSIMSI组合逻辑模块组合逻辑模块3 常用常用MSIMSI组合逻辑模块组合逻辑模块 加法器加法器 比较器比较器 编码器编码器 译码器译码器 数据选择器数据选择器 4 3.1.1 3.1.1 加法器加法器: : 一种算术运算电路一种算术运算电路基本功能基本功能: : 实现两个二进制数的加法

2、运算。实现两个二进制数的加法运算。 计算机计算机CPUCPU中的运算器，本质上就是一种既能完成算术运中的运算器，本质上就是一种既能完成算术运算、算、 又能完成逻辑运算的单元电路，简称又能完成逻辑运算的单元电路，简称算术逻辑单元算术逻辑单元ALUALU（ArithmeticArithmeticLogical UnitLogical Unit），）， 其原理与这里介绍的加法其原理与这里介绍的加法器完全相同，只不过功能更多、规模更大而已。器完全相同，只不过功能更多、规模更大而已。 5 (1). 1). 半加器和全加器半加器和全加器 半加器半加器 仅对两个一位二进制数仅对两个一位二进制数A Ai i和

3、和B Bi i进行的加法运算称为进行的加法运算称为“半加半加”。 实现半加运算功能的逻辑部件叫做半加器（实现半加运算功能的逻辑部件叫做半加器（HalfHalfAdderAdder），简），简称称HAHA。图图 3 - 1 3 - 1 半加器的真值表和逻辑符号半加器的真值表和逻辑符号(a) (a) 真值表；真值表； (b) (b) 国标符号；国标符号； (c) (c) 惯用符号惯用符号COAiBiSiCi1AiBiSiCi1HA(b)(c)Ai BiCi1 Si0 00 11 01 10 00 10 11 0(a)6 其中的其中的A Ai i和和B Bi i分别表示被加数和加数输入，分别表示被加

4、数和加数输入，S Si i为本位和输出，为本位和输出， C Ci i+1+1为向相邻高位的进位输出，为向相邻高位的进位输出， “ “”为加法器的限定符，为加法器的限定符， “CO”CO”为运算单元进位输出的限定符。半加器的输出逻辑函数为运算单元进位输出的限定符。半加器的输出逻辑函数表达式为表达式为iiiiiiiiiiBABABASBAC1 可见，可见， 用用1 1个与门和个与门和1 1个异或门就可以实现半加器电路。个异或门就可以实现半加器电路。7 全加器全加器 对两个对两个1 1位二进制数位二进制数A Ai i和和B Bi i连同低位来的进位连同低位来的进位C Ci i进行的加法运进行的加法运

5、算称为算称为“全加全加”。实现全加运算功能的逻辑部件叫做全加器。实现全加运算功能的逻辑部件叫做全加器（FullAdderFullAdder），简称），简称FAFA。在多位数加法运算时，除最低位外，。在多位数加法运算时，除最低位外，其它各位都需要考虑低位送来的进位。其它各位都需要考虑低位送来的进位。 全加器真值表：全加器真值表：8 表中的表中的A Ai i和和B Bi i分别表示被加数和加数输入，分别表示被加数和加数输入，C Ci i表示来自相邻表示来自相邻低位的进位输入，低位的进位输入，S Si i为本位和输出，为本位和输出， C Ci i+1+1为向相邻高位的进位为向相邻高位的进位输出。全加

6、器的输出逻辑函数表达式为输出。全加器的输出逻辑函数表达式为iiiiiiiiiiiiiiiiiiiiiiiiiiiCBABACBABABACBACBABACBCABAC)()(1iiiiiiiiiiiiiiiiCBACBACBACBACBAS9 图图3-2 3-2 全加器电路及逻辑符号全加器电路及逻辑符号(a)(a)电路；电路； (b)(b)国标符号；国标符号； (c)(c)惯用符号惯用符号COAiCiSiCi 1AiBiSiCi 1FA(b)(c)CiCIBi& 111Ci 1Si1CiAiBi(a)10 74837483和和7428374283是两种典型的是两种典型的MSI 4MSI 4位二

7、进制数并行加法器，位二进制数并行加法器， 其逻辑符号如图其逻辑符号如图3 - 33 - 3所示。其中所示。其中A A3 3A A2 2A A1 1A A0 0和和B B3 3B B2 2B B1 1B B0 0分别为分别为4 4位二位二进制被加数和加数输入，进制被加数和加数输入，C C0 0为相邻低位的进位输入，为相邻低位的进位输入，S S3 3S S2 2S S1 1S S0 0为为相加后的相加后的4 4位和输出，位和输出，C C4 4为相加后的进位输出。国标符号中的为相加后的进位输出。国标符号中的P P、Q Q为操作数限定符，为操作数限定符，为和输出限定符。为和输出限定符。74837483

8、和和7428374283的功能可的功能可以用下面的以用下面的算术表达式算术表达式来描述来描述C4S3S2S1S0 = A3A2A1A0+B3B2B1B0+C0 (2). MSI 42). MSI 4位二进制数并行加法器位二进制数并行加法器11 图图3-3 43-3 4位二进制加法器位二进制加法器7483/742837483/74283的符号的符号 (a) (a) 国标符号；国标符号； (b) (b) 惯用符号惯用符号7483 / 74283C4C0A3A2A1A0B3B2B1B0S3S2S1S0(b)03PA0A303QB0B3CIC003S0S3COC4(a)12（3 3）. . 加法器的扩

9、展与应用加法器的扩展与应用加法器的扩展加法器的扩展【例【例3- 13- 1】用】用74837483实现两个实现两个7 7位二进制数的加法运算。位二进制数的加法运算。 解：解： 注意，低位模块的注意，低位模块的C C0 0要接要接0 0，高位模块的多余输入端，高位模块的多余输入端A A3 3、B B3 3也也要接要接0 0。 13图图3-4 73-4 7位二进制数加法器位二进制数加法器7483-HC4C0A3A2A1A0B3B2B1B0S3S2S1S07483-LC4C0A3A2A1A0B3B2B1B0S3S2S1S00S7S6S5S4A3A2A1A0B3B2B1B00 A6A5A40 B6B5

10、B4S3S2S1S0 可见，将适当数量的可见，将适当数量的MSIMSI加法器模块级联，加法器模块级联， 即可实现任即可实现任何两个相同位数的二进制数的加法运算。何两个相同位数的二进制数的加法运算。 14 加法器的应用加法器的应用 【例【例3 - 23 - 2】用】用74837483构成构成1 1位位8421BCD8421BCD码加法器。码加法器。 解：解：74837483是是4 4位二进制数加法器，也就是位二进制数加法器，也就是1 1位十六进制数加法，位十六进制数加法，其进位规则为逢其进位规则为逢1616进进1 1。不管输入什么进制的数给。不管输入什么进制的数给74837483，7483748

11、3都都会将其视为二进制数来进行加法运算，而且运算结果也是二进制会将其视为二进制数来进行加法运算，而且运算结果也是二进制数表示的和。数表示的和。 而十进制数加法的进位规则为逢而十进制数加法的进位规则为逢1010进进1 1，因此用，因此用74837483实现实现BCDBCD加法时，必须解决进位规则不同带来的问题。只有加法时，必须解决进位规则不同带来的问题。只有对运算结果进行调整，才可得到对运算结果进行调整，才可得到BCDBCD码。码。 由于两个由于两个1 1位十进制数位十进制数相加时，相加时， 被加数被加数A A和加数和加数B B的取值范围是的取值范围是0 09 9，其和的最大值是，其和的最大值是

12、9+9=189+9=18，因此把，因此把0 0 1818的十进制、二进制和的十进制、二进制和BCDBCD码表示的值列于码表示的值列于下表中，以便寻找二进制码转换为下表中，以便寻找二进制码转换为BCDBCD码的规律。码的规律。 15十进制数十进制数0 01818的几种代码表示的几种代码表示F00011116 经比较发现，当十进制数经比较发现，当十进制数99，即二进制数，即二进制数(01001)(01001)2 2时，二时，二进制码与进制码与BCDBCD码相同；当十进制数码相同；当十进制数1010，即二进制数，即二进制数(01010)(01010)2 2时，时， BCDBCD码比二进制码大码比二进

13、制码大6 6， 这正是十六进制加法和十进制加法进位规这正是十六进制加法和十进制加法进位规则相差的部分，因此，只要在二进制码上加则相差的部分，因此，只要在二进制码上加(0110)(0110)2 2就可以把二进就可以把二进制码转换为制码转换为8421BCD8421BCD码，码， 同时产生进位输出同时产生进位输出DC=1DC=1。 这种转换可以这种转换可以由一个校正电路来完成。从真值表可以看出，当由一个校正电路来完成。从真值表可以看出，当C C4 4=1=1时，或当时，或当S S3 3=1=1且且S S2 2和和S S1 1中至少有一个为中至少有一个为1 1时，进位输出时，进位输出DCDC为为1 1

14、，所以，所以， 进位进位输出表达式为输出表达式为DC = C4+S3(S2+S1)= C4 + S3S2 + S3S1当当DC=1DC=1时，把时，把(0110)(0110)2 2加到二进制加法器输出端即可。加到二进制加法器输出端即可。17 图图3-5 13-5 1位位8421BCD8421BCD码加法器电路码加法器电路7483 -2C4C0A3A2A1A0B3B2B1B0S3S2S1S000D8D4D2D1DC十 位 输 出个 位 输 出&7483 -1C4C0A3A2A1A0B3B2B1B0S3S2S1S001校 正 电 路A8A4A2A1B8B4B2B118 （1 1）设计思想）设计思想

15、( (算法）算法） ：逐位比较逐位比较 逐位比较：只要两数最高位不等，逐位比较：只要两数最高位不等， 就可以确定两就可以确定两数大小，数大小， 以下各位（包括级联输入）可以为任意值；以下各位（包括级联输入）可以为任意值；高位相等，需要比较低位的情况，直至比较最低位。高位相等，需要比较低位的情况，直至比较最低位。3.1.2比较器比较器 如：比较两个如：比较两个3 3位二进制数位二进制数X X、Y Y，当，当X XY Y时，给出时，给出提示。提示。 19 设设X2X2、X1X1、X0 X0 、 Y2Y2、Y1Y1、Y0 Y0 为自变量，为自变量，F F为指为指示信号，当示信号，当X XY Y时，时

16、，F=1.F=1. 其逻辑表达式为：其逻辑表达式为： F=XF=X2 2Y Y2 2+(X+(X2 2YY2 2)X)X1 1Y Y1 1+ (X+ (X2 2YY2 2)(X)(X1 1YY1 1)X)X0 0Y Y0 020（2 2）. MSI 4. MSI 4位二进制数并行比较器位二进制数并行比较器 图图3-63-6 4 4位二进制数并行比较器位二进制数并行比较器74857485的逻辑符号的逻辑符号(a) (a) 国标符号；国标符号； (b) (b) 惯用符号惯用符号COMP03PA0A303QB0B3(a)A1A2B1B2abababPQPQPQABABAB7485(b)abababA

17、BABABB0B3B1B2A0A3A1A2比较输出输入A级联输入输入B21 4 4位二进制数并行比较器位二进制数并行比较器74857485真值表真值表22 若若A A、 B B两数的各位均相等，两数的各位均相等， 输出状态则取决于级联输出状态则取决于级联输入端的状态。输入端的状态。可以看出，级联输入的信号是扩展低位的可以看出，级联输入的信号是扩展低位的比较结果。比较结果。因此，当没有更低位参与比较（即因此，当没有更低位参与比较（即单个芯片使单个芯片使用用）时，芯片的级联输入端）时，芯片的级联输入端(a(ab)(ab)(ab)(ab)(ab)b)应该接应该接010(010(表示更低位相等），表示

18、更低位相等），以便在以便在A A、 B B两数相等时，两数相等时， 产生产生A AB B的比较结果输出。的比较结果输出。 这一点在使用时必须注意。这一点在使用时必须注意。 23(3). (3). 比较器的扩展与应用比较器的扩展与应用比较器的扩展比较器的扩展 利用利用74857485的级联输入，的级联输入， 可以方便地实现比较器规模的扩展可以方便地实现比较器规模的扩展。 【例【例3 - 33 - 3】用】用74857485构成构成7 7位二进制数并行比较器。位二进制数并行比较器。 解：用解：用74857485构成的构成的7 7位二进制数并行比较器如图位二进制数并行比较器如图3 - 73 - 7所

19、示。所示。注意低位模块的级联输入接注意低位模块的级联输入接“010”010”。此外，与加法器高位多余。此外，与加法器高位多余输入端的处理方法不同，比较器高位多余输入端只要连接相同输入端的处理方法不同，比较器高位多余输入端只要连接相同即可，即可， 本电路中仍然接本电路中仍然接0 0。 24 图图3-7 73-7 7位二进制比较器位二进制比较器7485-2abababABABABB0B3B1B2A0A3A1A2ABABAB7485-1abababABABABB0B3B1B2A0A3A1A2B0B3B1B2A0A3A1A20100A6A5A40B6B5B425 比较器的应用比较器的应用利用比较器的利

20、用比较器的“比较比较”功能，可以实现一些特殊的数字电路。功能，可以实现一些特殊的数字电路。 【例【例3 - 43 - 4】用】用74857485构成构成4 4位二进制数的判别电路，当输入二进位二进制数的判别电路，当输入二进制数制数B B3 3B B2 2B B1 1B B0 0(1010)(1010)2 2时，判别电路输出时，判别电路输出 F F为为1 1，否则输出，否则输出F F为为0 0。 26解：将输入二进制数解：将输入二进制数B3B2B1B0B3B2B1B0与与(1001)(1001)2 2进行比较，即将进行比较，即将 74857485的的A A输入端接输入端接B3B2B1B0B3B2

21、B1B0，B B输入端接输入端接(1001)(1001)2 2，则当输入，则当输入二进制数二进制数B3B2B1B0(1010)B3B2B1B0(1010)2 2 时，比较器时，比较器A AB B端输出为端输出为1 1。因此，可用因此，可用A AB B端作为判别电路的输出端作为判别电路的输出F F，电路连接如图所，电路连接如图所示。示。27 图图3-83-8 例例3-43-4的的判别电路判别电路 7485a ba ba bA BA BA BB0B3B1B2A0A3A1A21100B0B3B1B2010F28 事实上，前一小节介绍的事实上，前一小节介绍的8421BCD8421BCD码加法器中的校正

22、电路，码加法器中的校正电路， 也可以用也可以用74857485来实现。因为将来实现。因为将D DC C展开为展开为C C4 4、S S3 3、S S2 2、S S1 1的标准式，的标准式，可得：可得： D DC C(C(C4 4,S,S3 3,S,S2 2,S,S1 1) = C) = C4 4+ S+ S3 3S S2 2+ S+ S3 3S S1 1 = m(5 = m(515) 15) 即用即用C C4 4S S3 3S S2 2S S1 1和和(0100)(0100)2 2进行比较，用进行比较，用A AB B端作端作D DC C的输出。的输出。当当C C4 4S S3 3S S2 2S

23、 S1 1(0101)(0101)2 2时，时，D DC C输出为输出为1 1。29（1 1）. .二进制普通编码器二进制普通编码器 用用n n位二进制代码对位二进制代码对2 2n n个相互排斥的信号进行个相互排斥的信号进行编码的电路编码的电路, ,称为二进制普通编码器。称为二进制普通编码器。 【例【例3-5】. .设计设计3 3位二进制普通编码器位二进制普通编码器3.1.3 3.1.3 编码器编码器 3 3位二进制普通编码器的功能是对位二进制普通编码器的功能是对8 8个个相互排斥相互排斥的输的输入信号进行编码入信号进行编码, ,它有它有8 8个输入、个输入、3 3个输出个输出, ,因此也称为

24、因此也称为8 8线线-3-3线二进制普通编码器。线二进制普通编码器。30 设设I I0 0-I-I7 7为待编码信息，高电平有效；为待编码信息，高电平有效；Y Y2 2Y Y1 1Y Y0 0为编码输出，则有为编码输出，则有框图如下。框图如下。 三位二进制普通编码器I0I1I2I3I4I5I6I7Y0Y1Y2图图3-9 三位二进制普通编码器的框图三位二进制普通编码器的框图 31 3位二进制普通编码器的真值表位二进制普通编码器的真值表 输出表达式输出表达式: : Y Y2 2=I=I4 4+I+I5 5+I+I6 6+I+I7 7 Y Y1 1=I=I2 2+I+I3 3+I+I6 6+I+I7

25、 7 Y Y0 0=I=I1 1+I+I3 3+I+I5 5+I+I7 7 32 图图3-10 33-10 3位二进制普通编码器的逻辑图位二进制普通编码器的逻辑图 33 图图3-113-11 3 3位二进制普通编码器的逻辑图位二进制普通编码器的逻辑图 &1I7Y21I61I51I41I31I21I1 &Y1 &Y0I0用与非门实现且无反变量输入用与非门实现且无反变量输入34【例【例3-6】. 用与非门设计用与非门设计8421BCD8421BCD编码器编码器图图3-113-11 BCDBCD编码器框图编码器框图8421BCD编码器I9I8I7I6I5I4I3I2I1I0Y8Y4Y2Y135 84

26、21BCD8421BCD编码器真值表编码器真值表自然数 N二进制代码二进制代码 Y Y8 8 Y Y4 4 Y Y2 2 Y Y1 101234567890 0 0 00 0 0 10 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 136 8421BCD8421BCD编码器真值表编码器真值表37 编码器输出编码器输出Y Y8 8Y Y4 4Y Y2 2Y Y1 1的逻辑表达式为的逻辑表达式为9753217632276544988IIIIIYIIIIYIIIIYIIY 可见，用可见，用4 4个或门就可实现个或门就可实现84

27、21BCD8421BCD编码器。由于表达式与编码器。由于表达式与“0”0”输入输入I I0 0无关，所以无关，所以8421BCD8421BCD编码器可以省去编码器可以省去I I0 0输入线。当所输入线。当所有输入均无效有输入均无效( (为为0)0)时，就表示输入为十进制数时，就表示输入为十进制数0 0， 编码器输出编码器输出为为00000000。38 图图3-12 8421BCD3-12 8421BCD普通编码器的逻辑图普通编码器的逻辑图39 （2 2）. .二进制优先编码器二进制优先编码器 用用n n位二进制代码对位二进制代码对2 2n n个允许同时出现个允许同时出现的信号进行的信号进行编码

28、编码, ,这些信号具有不同的优先级这些信号具有不同的优先级, ,多于一个信号同时出多于一个信号同时出现时现时, ,只对其中优先级最高的信号进行编码只对其中优先级最高的信号进行编码, ,这样的编码这样的编码器称为二进制优先编码器。器称为二进制优先编码器。40例例3-7 3-7 设计设计8 8线线-3-3线二进制优先编码器线二进制优先编码器 解：解： 设设I I7 7的优先级最高的优先级最高,I,I6 6次之次之,I,I0 0的优先级最低；输的优先级最低；输入信号高电平有效，输出原码。入信号高电平有效，输出原码。 三位二进制优先编码器I0I1I2I3I4I5I6I7Y0Y1Y2图图3-13 3位二

29、进制优先编码器的框图位二进制优先编码器的框图41 三位二进制优先编码器的真值表三位二进制优先编码器的真值表真值表中的真值表中的“”表示该输入信号取值无论是表示该输入信号取值无论是0 0还是还是1 1都无所谓都无所谓, ,不影响电路的输出。不影响电路的输出。42 由真值表可以写出如下逻辑表达式由真值表可以写出如下逻辑表达式: :7657672456776543765471236776543276547601357Y =I I I I +I I I +I I +IY =I I I I I I +I I I I I +I I +IY =I I I I I I I +I I I I I +I I I

30、+I43 利用公式利用公式 对表达式进行对表达式进行化简化简, ,可以得到可以得到: :A+AB=A+B45672456754545454671236723642646642646730135715YIIIII I I IY =I I I +I I I +I +I =I I I I I I I I YI I I II I II III I I I I I I I I I下图是用与非门实现的逻辑图下图是用与非门实现的逻辑图。44 图图3-14 33-14 3位二进制优先编码器的逻辑图位二进制优先编码器的逻辑图 &Y21I71I61I5 & &Y1 &1I4 & &Y0 &I31I2 &I1I04

31、5 （3 3）. MSI 8. MSI 8线线-3-3线优先编码器线优先编码器 7414774147和和7414874148就是两种典型的就是两种典型的MSIMSI优先编码器优先编码器， 其中其中7414774147是是8421BCD8421BCD优先编码器，优先编码器，7414874148是是8 8线线-3-3线二进制优先编码线二进制优先编码器。器。 此处仅介绍此处仅介绍7414874148，其逻辑符号和真值表分别如下图和下，其逻辑符号和真值表分别如下图和下表所示。国标符号中的表所示。国标符号中的“HPRI/BIN”HPRI/BIN”是二进制优先编码器的限是二进制优先编码器的限定符，定符，

32、H H表示高者优先；表示高者优先；Z Z和和V V分别表示分别表示“互连关联互连关联”和和“或关或关联联”。46 图图3-153-15 优先编码器优先编码器7414874148的逻辑符号的逻辑符号(a) (a) 国标符号；国标符号； (b) (b) 惯用符号惯用符号74148YS(b)7I6I5I4I3I2I1IST2Y1Y0YEXYHPRI / BIN 10/Z10 1/Z11 2/Z12 3/Z13 4/Z14 5/Z15 6/Z16 7/Z17 V18 EN0I7I6I5I4I3I2I1I0IST1011121314151617YS2Y1Y0YEXY18124(a)功能端：功能端： ST

33、: ST: 使能输入（低有效）使能输入（低有效） Y YS S: : 选通输出选通输出( (对低位芯片进行选通）对低位芯片进行选通） Y YEXEX: : 扩展端（可作为扩展代码输出最高位）扩展端（可作为扩展代码输出最高位）47 优先编码器优先编码器7414874148的真值表的真值表48（4 4）. . 编码器的扩展编码器的扩展 图图3-16(a)3-16(a) 1616线线-4-4线优先编码器线优先编码器74148-2YS7I6I5I4I3I2I1IST2Y1Y0YEXY0I8A9A10A11A12A13A14A15A74148-1YS7I6I5I4I3I2I1IST2Y1Y0YEXY0I

34、0A1A2A3A4A5A6A7A0ZS&EXZ0Z1Z2Z3Z49（4 4）. . 编码器的扩展编码器的扩展 图图3-16(b)3-16(b) 3232线线-5-5线优先编码器线优先编码器50问题：问题：1 1、Z ZEXEX的作用；的作用； 2 2、Z ZEXEX是最高位还是次高位？是最高位还是次高位？ 3 3、如果扩展为、如果扩展为1212线线-5-5线编码器应如何连接？线编码器应如何连接？513.1.4 3.1.4 译码器译码器 译码是编码的逆过程，其作用正好与编码相反。它是将输译码是编码的逆过程，其作用正好与编码相反。它是将输入代码转换成特定的输出信号，恢复代码的入代码转换成特定的输出

35、信号，恢复代码的“本意本意”。在数字。在数字电路中，能够实现译码功能的逻辑部件称为译码器电路中，能够实现译码功能的逻辑部件称为译码器(Decoder)(Decoder)。如果译码器有如果译码器有n n位译码输入和位译码输入和m m个译码输出信号，且个译码输出信号，且m=2m=2n n，则该，则该译码器称为全译码器，否则就称为部分译码器。译码器称为全译码器，否则就称为部分译码器。 译码器有变量译码器和显示译码器之分。译码器有变量译码器和显示译码器之分。用于变量译码的用于变量译码的译码器称为变量译码器，用于显示译码的译码器称为显示译码译码器称为变量译码器，用于显示译码的译码器称为显示译码器。器。

36、52（1）.变量译码器工作原理变量译码器工作原理 二进制译码器有二进制译码器有n n个输入端个输入端( (即即n n位二进制码位二进制码) )，2 2n n个输出线。个输出线。 常见的常见的MSIMSI译码器有译码器有2424译码器、译码器、3838译码器和译码器和416416译码器。译码器。 【例【例3-83-8】设计】设计2-42-4译码器，要求原码输入，原变量输出（译码器，要求原码输入，原变量输出（即即译码输出高电平有效译码输出高电平有效）。）。 解：（略）解：（略）该电路可视为一个最小项发生器该电路可视为一个最小项发生器。 若设计为反变量输出，其真值表、逻辑图及符号如下。若设计为反变量

37、输出，其真值表、逻辑图及符号如下。 53 2424译码器功能表译码器功能表 54当当E E=0=0时，时，2424译码器的输出函数分别为：译码器的输出函数分别为： ,013012011010AAYAAYAAYAAY可见，译码器的每一个输出函数对应输入变量的一组取值，可见，译码器的每一个输出函数对应输入变量的一组取值， 当使能端有效当使能端有效( (E E=0)=0)时，它正好是输入变量最小项的非，时，它正好是输入变量最小项的非，既是一个最大项。既是一个最大项。 因此这种译码器是一个最大项发生器。因此这种译码器是一个最大项发生器。 55&11111Y0Y3Y2Y1A1A0E(a)(b)24译码器

38、A1EA0Y0Y3Y2Y1图图3-16 243-16 24译码器的逻辑电路、逻辑符号译码器的逻辑电路、逻辑符号56 （2)2)典型典型MSIMSI变量译码器变量译码器 3 3线线-8-8线译码器线译码器7413874138图图3-17 741383-17 74138译码器的逻辑符号译码器的逻辑符号57 3 3线线88线译码器线译码器7413874138真值表真值表58 从真值表可见，从真值表可见，7413874138译码器的译码输出是低电平有效，译码器的译码输出是低电平有效，S SA A、 是它的使能控制输入，只有当是它的使能控制输入，只有当 时，译码器才能工作，此时，每一个译码输出信号时，译

39、码器才能工作，此时，每一个译码输出信号 为译码输为译码输入变量入变量A A2 2、 A A1 1、A A0 0的一个最大项的一个最大项M Mi i（或最小项（或最小项m mi i 的的“非非”，因，因为为: ): ) CBSS 和100CBASSSiYiimM 60126401242012200120MAAAYMAAAYMAAAYMAAAY70127501253012310121MAAAYMAAAYMAAAYMAAAY594 4线线-16-16线译码器线译码器7415474154 图图3-183-18 4 4线线-16-16线译码器线译码器7415474154逻辑符号逻辑符号(a) (a) 国

40、标符号；国标符号； (b) (b) 惯用符号惯用符号BIN / DEC012345671240Y1Y2Y3Y4Y5Y6Y7YA0A1A2&EN(a)891011121314158Y9Y10Y11Y12Y13Y14Y15Y8A31G2G741540Y1Y2Y3Y4Y5Y6Y7Y(b)8Y9Y10Y11Y12Y13Y14Y15Y1G2GA0A1A2A360 4 4线线-16-16线译码器线译码器7415474154真值表真值表61续表续表62 （3 3）. . 译码器的扩展与应用译码器的扩展与应用译码器的扩展译码器的扩展 利用译码器的使能端，可以对译码器的规模进行扩展。利用译码器的使能端，可以对译

41、码器的规模进行扩展。 例例如如3 3线线-8-8线译码器线译码器7413874138有有3 3个使能输入端，其中个使能输入端，其中S SA A是高电平使能，是高电平使能， 是低电平使能。合理使用这些使能输入端，是低电平使能。合理使用这些使能输入端， 不附加任何电路即不附加任何电路即可扩展其译码功能，可扩展其译码功能， 构成构成4 4线线-16-16线译码器、线译码器、 5 5线线-32-32线译码器、线译码器、 6 6线线-64-64线译码器，线译码器， 甚至于更多线的译码器。甚至于更多线的译码器。CBSS 和如：将如：将3 3线线-8-8线译码器线译码器7413874138扩展为扩展为4 4

42、线线-16-16线译码器。线译码器。63 将两片将两片7413874138扩展成扩展成4 4线线-16-16线译码器的电路如图所示。当线译码器的电路如图所示。当输入变量输入变量A A3 3为为0 0时，片时，片1 1的的 端接低电平，在外部使能端为端接低电平，在外部使能端为0 0时允许译码，其输出取决于输入变量时允许译码，其输出取决于输入变量A A2 2、A A1 1、A A0 0；片；片2 2的的S SA A端为端为0 0，禁止译码，其输出皆为禁止译码，其输出皆为1 1。当输入变量。当输入变量A A3 3为为1 1时，片时，片1 1的的 端为端为1 1，禁止译码，其输出皆为，禁止译码，其输出

43、皆为1 1。片。片2 2的的S SA A端为端为1 1，在外部使能端为，在外部使能端为0 0时允许译码，其输出状态由输入变量时允许译码，其输出状态由输入变量A A2 2、A A1 1、A A0 0决定。由此可见，决定。由此可见，该电路实现了该电路实现了4 4线线-16-16线译码。线译码。 BSBS64 图图3-19 741383-19 74138扩展为扩展为4 4线线-16-16线译码器线译码器74138-20Y1Y2Y3Y4Y5Y6Y7YA2A1A0SABSCS8Y9Y10Y11Y12Y13Y14Y15Y074138-10Y1Y2Y3Y4Y5Y6Y7YA2A1A0SABSCS10Y1Y2Y

44、3Y4Y5Y6Y7YA2A1A0A3使能65 MSI MSI变量译码器的应用变量译码器的应用 译码器可在计算机系统中用作地址译码器。译码器可在计算机系统中用作地址译码器。 计算机系统中的众多器件计算机系统中的众多器件( (例如寄存器、例如寄存器、 存储器存储器) )和外设和外设( (例例如键盘、如键盘、 显示器、显示器、 打印机等打印机等) )接口都通过统一的地址总线接口都通过统一的地址总线AB(Address Bus)AB(Address Bus)、 数据总线数据总线DB(Data Bus)DB(Data Bus)、 控制总线控制总线CB(Control Bus)CB(Control Bus

45、)与与CPUCPU相连，如图所示。相连，如图所示。66图图3-20 3-20 译码器在计算机系统中的应用译码器在计算机系统中的应用器 件 0CSDBOE WR器 件 kCSDBOE WR译码器0YkYCPUDBWRRDAB67 可用译码器实现数据分配可用译码器实现数据分配。 数据分配器数据分配器(Demultiplexer/Data Distributor)(Demultiplexer/Data Distributor)是是将一路输将一路输入数据分配给多路数据输出中的某一路输出入数据分配给多路数据输出中的某一路输出的一种组合逻辑电路，的一种组合逻辑电路， 与时分复用通信中接收端电子开关的功能类

46、似。与时分复用通信中接收端电子开关的功能类似。 国标符号中规国标符号中规定用定用DXDX作为数据分配器的限定符。作为数据分配器的限定符。 四路数据分配器的惯用符号和真值表如图四路数据分配器的惯用符号和真值表如图3 - 263 - 26所示，其中所示，其中D D为一路数据输入，为一路数据输入，D D3 3D D0 0为四路数据输出，为四路数据输出，A A1 1、A A0 0为地址选择码为地址选择码输入。其输出函数表达式为输入。其输出函数表达式为 DAADDAADDAADDAAD01301201101068图图3-21 3-21 数据分配器的惯用符号和真值表数据分配器的惯用符号和真值表 (a) (

47、a) 惯用符号；惯用符号； (b) (b) 真值表真值表DXD0D1D2D3DA1A0(a)(b)A1 A0D0 D1 D2 D30 00 11 01 1D 0 0 00 D 0 00 0 D 00 0 0 D69多路分配器D1D2Dm1DmA1A2AnD1D2Dm1Dm(a)(b)FF图图3-22 3-22 数据分配器方框图和开关比拟图数据分配器方框图和开关比拟图 70图图3-23 3-23 7413874138实现四路数据分配器实现四路数据分配器741380Y1Y2Y3Y4Y5Y6Y7YA2A1A0SABSCS100DA1A0D0D1D2D30D1D2D3D71 7413874138实现四

48、路数据分配器实现四路数据分配器72图图3-243-24 7413874138实现八路数据分配器实现八路数据分配器741380Y1Y2Y3Y4Y5Y6Y7YA2A1A0SABSCS10DA1A0D0D1D2D3A2D4D5D6D773例例3-9 3-9 试用试用7413874138译码器实现函数：译码器实现函数： )7 , 6 , 5 , 3 , 2 , 1 ()7 , 4 , 0(21mFmF解：因为当译码器的使能端有效时，每个输出解：因为当译码器的使能端有效时，每个输出 ， 因此只要将函数的输入变量加至译码器的地址输入端，并在因此只要将函数的输入变量加至译码器的地址输入端，并在输出端辅以少量

49、的门电路，便可以实现逻辑函数。输出端辅以少量的门电路，便可以实现逻辑函数。 本题本题F F1 1、F F2 2均为三变量函数，首先令函数的输入变量均为三变量函数，首先令函数的输入变量ABCABC= =A A2 2A A1 1A A0 0，然后将，然后将F F1 1、F F2 2变换为译码器输出的形式：变换为译码器输出的形式： iiiMmY 实现组合逻辑函数实现组合逻辑函数74 图图3-25 3-25 例例3-93-9逻辑图逻辑图 38译码器 E1 E2A E2BA1A2A0Y0Y7Y6Y5Y4Y3Y2Y11ABC&F1F275例例3-10 3-10 用译码器设计两个一位二进制数的全加器。用译码

50、器设计两个一位二进制数的全加器。解解 由由P50P50表表2 - 7(2 - 7(全加器真值表全加器真值表) )可得可得 _7_4_2_17421_mmmmmmmmABCCBACBACBAS_7_6_5_37653_1mmmmmmmmABCCBACBACBACi76 对两个对两个1 1位二进制数位二进制数A Ai i和和B Bi i连同低位来的进位连同低位来的进位C Ci i进行的加法运进行的加法运算称为算称为“全加全加”。实现全加运算功能的逻辑部件叫做全加器。实现全加运算功能的逻辑部件叫做全加器（FullAdderFullAdder），简称），简称FAFA。在多位数加法运算时，除最低位外，。

51、在多位数加法运算时，除最低位外，其它各位都需要考虑低位送来的进位。其它各位都需要考虑低位送来的进位。 全加器真值表：全加器真值表：77 图图3-26 3-26 用用 3-8 3-8 译码器组成全加器译码器组成全加器 78 用用4 4线线-16-16线译码器线译码器7415474154构成构成BCDBCD译码器译码器79图图3-27 741543-27 74154构成构成5421BCD5421BCD译码器译码器741540Y1Y2Y3Y4Y5Y6Y7Y8Y9Y10Y11Y12Y13Y14Y15Y1G2GA0A1A2A3A0A1A2A3000D1D2D3D5D6D7D8D9D4D80其它应用其它应

52、用 译码器除了作译码器和实现数据分配器外，还可以有别的译码器除了作译码器和实现数据分配器外，还可以有别的一些应用。例如，与计数器结合使用，可以构成脉冲分配器；一些应用。例如，与计数器结合使用，可以构成脉冲分配器； 与三态门结合，可以构成数据选择器等。与三态门结合，可以构成数据选择器等。81（4 4）. . 显示译码器显示译码器 七段显示数码管的原理七段显示数码管的原理 发光二极管是一种半导体显示器件，其基本结构是由磷化镓、发光二极管是一种半导体显示器件，其基本结构是由磷化镓、 砷化镓或磷砷化镓等材料构成的砷化镓或磷砷化镓等材料构成的PNPN结。当结。当PNPN结外加正向电压时，结外加正向电压时

53、， P P区的多数载流子区的多数载流子空穴向空穴向N N区扩散，区扩散，N N区的多数载流子区的多数载流子电子电子向向P P区扩散，当电子和空穴复合时会释放能量，区扩散，当电子和空穴复合时会释放能量， 并发出一定波长并发出一定波长的光。的光。 将七个发光二极管按一定的方式连接在一起，就构成了七段将七个发光二极管按一定的方式连接在一起，就构成了七段显示数码管，显示数码管， 其形状如图其形状如图(a)(a)所示。显示哪个字型，相应段的发所示。显示哪个字型，相应段的发光二极管就发光。光二极管就发光。 82 图图3-283-28 七段显示数码管结构七段显示数码管结构(a) (a) 七段显示器；七段显示

54、器； (b) (b) 共阴极连接；共阴极连接； (c) (c) 共阳极连接共阳极连接abcdefgabcdefg(a)(b)abcdef(c)g83abcdefg暗0123456781091112131415 abcdefg图图3-29 LED3-29 LED数码管数码管 84七段显示译码器七段显示译码器74487448图图3-30 3-30 七段显示译码器七段显示译码器74487448逻辑符号逻辑符号(a) (a) 国标符号；国标符号； (b) (b) 惯用符号惯用符号7448abcdefgA3A2A1A0LTRBIRBO/BI(b)BIN / 7SEGabcdefga20, a21b20,

55、 b21c20, c21d20, d21e20, e21f20, f21g20, g211248A0A1A2A3V20CT 0LTRBIRBO/BI1&G21(a)85 七段显示译码器七段显示译码器74487448真值表真值表86111RBILTBI/RBODCBAabcdefg&11111111111111&图图3-31 3-31 集成数字显示译码器集成数字显示译码器7448 7448 87图图3-32 3-32 具有灭零控制功能的八位数码显示系统具有灭零控制功能的八位数码显示系统7448RBIRBOag7448RBIRBOag7448RBIRBOag7448RBIRBOag7448RBIR

56、BOag7448RBIRBOag7448RBIRBOag7448RBIRBOag0110883.1.5 3.1.5 数据选择器数据选择器 （1 1）. . 数据选择器的逻辑功能数据选择器的逻辑功能 数据选择器数据选择器(Multiplexer/Data Selector)(Multiplexer/Data Selector)是一种能是一种能从多从多路输入数据中选择一路数据输出路输入数据中选择一路数据输出的组合逻辑电路，与时分复用的组合逻辑电路，与时分复用通信中发送端电子开关的功能类似。国标符号中规定用通信中发送端电子开关的功能类似。国标符号中规定用MUXMUX作为作为数据选择器的限定符。目前常

57、用的数据选择器有二选一、数据选择器的限定符。目前常用的数据选择器有二选一、 四选四选一、一、 八选一和十六选一等多种类型。八选一和十六选一等多种类型。 89(b)D1D2数据选择器D1D2DmA1A2An(a)FF图图3-33 3-33 数据选择器框图及开关比拟图数据选择器框图及开关比拟图( (a a) ) 数据选择器逻辑符号；数据选择器逻辑符号； ( (b b) ) 单刀多路开关比拟数据选择器单刀多路开关比拟数据选择器 90图图3-34 3-34 二选一符号及真值表二选一符号及真值表A0Y01D0D1MUXYD0D1A0(a)(b) 二选一的惯用逻辑符号及真值表如图所示，其中二选一的惯用逻辑

58、符号及真值表如图所示，其中D D0 0、 D D1 1是两路数据输入，是两路数据输入，A A0 0为地址选择码输入，为地址选择码输入，Y Y为数据选择器为数据选择器的输出。从真值表可见，当的输出。从真值表可见，当A A0 0=0=0时，选择时，选择D D0 0输出；当输出；当A A0 0=1=1时，时，选择选择D D1 1输出。它的输出函数表达式为输出。它的输出函数表达式为: : 1000DADAY91 四选一的惯用逻辑符号及真值表如下图所示，其中，四选一的惯用逻辑符号及真值表如下图所示，其中，D D0 0、 D D1 1、D D2 2、D D3 3是四路数据输入，是四路数据输入，A A1 1

59、、A A0 0为地址选择码输入，为地址选择码输入，Y Y为数为数据选择器的输出。将地址选择码转换为十进制数，就是要选择据选择器的输出。将地址选择码转换为十进制数，就是要选择一路数据一路数据D D的序号下标。由此不难写出四选一的输出函数表达式的序号下标。由此不难写出四选一的输出函数表达式为：为：301201101001DAADAADAADAAY更大规模的数据选择器的惯用符号、真值表及表达式可以类似得出。更大规模的数据选择器的惯用符号、真值表及表达式可以类似得出。92图图3-353-35 四选一符号及真值表四选一符号及真值表 (a) (a) 惯用符号；惯用符号； (b) (b) 真值表真值表A1

60、A0Y0 00 11 01 1D0D1D2D3MUXYD0D1A1(a)(b)D2D3A093（2 2）. MSI. MSI数据选择器数据选择器 双四选一数据选择器双四选一数据选择器7415374153 双四选一数据选择器双四选一数据选择器7415374153的惯用符号和真值表如下图所的惯用符号和真值表如下图所示示( (一片一片7415374153包含两个四选一包含两个四选一) )。从图中可见，它和四选一的一。从图中可见，它和四选一的一般符号相比，多了一个选通使能端般符号相比，多了一个选通使能端 。当。当 时，时，7415374153不工作，输出不工作，输出Y Y为为0 0；当；当 时，时，7