FPGA基础知识

1、FPGA相关资料第一章1FPGA和FPGA数字系统（1）可编程逻辑器件概述可编程逻辑器件 英文全称为：programmable logic device 即 PLD。PLD是做为一种通用集成电路产生的，他的逻辑功能按照用户对器件编程来确定。一般的PLD的集成度很高，足以满足设计一般数字系统的需要。这样就可以由设计人员自行编程而把一个数字系统“集成”在一片PLD上，而不必去请芯片制造厂商设计和制作专用的集成电路芯片了。PLD与一般数字芯片不同的是：PLD内部的数字电路可以在出厂后才规划决定，有些类型的PLD也允许在规划决定后再次进行变更、改变，而一般数字芯片在出厂前就已经决定其内部电路，无法在出

2、厂后再次改变，事实上一般的模拟芯片、混讯芯片也都一样，都是在出厂后就无法再对其内部电路进行调修。逻辑器件可分为两大类 - 固定逻辑器件和可编程逻辑器件。 一如其名，固定逻辑器件中的电路是永久性的，它们完成一种或一组功能 - 一旦制造完成，就无法改变。 另一方面，可编程逻辑器件（PLD）是能够为客户提供范围广泛的多种逻辑能力、特性、速度和电压特性的标准成品部件 - 而且此类器件可在任何时间改变，从而完成许多种不同的功能。对于固定逻辑器件，根据器件复杂性的不同，从设计、原型到最终生产所需要的时间可从数月至一年多不等。 而且，如果器件工作不合适，或者如果应用要求发生了变化，那么就必须开发全新的设计。

3、 设计和验证固定逻辑的前期工作需要大量的“非重发性工程成本”，或NRE。 NRE表示在固定逻辑器件最终从芯片制造厂制造出来以前客户需要投入的所有成本，这些成本包括工程资源、昂贵的软件设计工具、用来制造芯片不同金属层的昂贵光刻掩模组，以及初始原型器件的生产成本。 这些NRE成本可能从数十万美元至数百万美元。对于可编程逻辑器件，设计人员可利用价格低廉的软件工具快速开发、仿真和测试其设计。 然后，可快速将设计编程到器件中，并立即在实际运行的电路中对设计进行测试。 原型中使用的PLD器件与正式生产最终设备（如网络路由器、ADSL调制解调器、DVD播放器、或汽车导航系统）时所使用的PLD完全相同。 这样

4、就没有了NRE成本，最终的设计也比采用定制固定逻辑器件时完成得更快。采用PLD的另一个关键优点是在设计阶段中客户可根据需要修改电路，直到对设计工作感到满意为止。 这是因为PLD基于可重写的存储器技术-要改变设计，只需要简单地对器件进行重新编程。 一旦设计完成，客户可立即投入生产，只需要利用最终软件设计文件简单地编程所需要数量的PLD就可以了。常见的PLD产品：可编程只读存储器(PROM)、现场可编程逻辑阵列(FPLA)、可编程阵列逻辑(PAL)、复杂可编程逻辑器件(CPLD)、和现场可编程门阵列(FPGA)等类型。它们的内部结构和表现方法各不相同可编程逻辑器件的分类1） 按编程部位分类PLD有

5、着大致相同的基本结构，根据与阵列或阵列是否可编程，分为三种基本类型：与阵列固定，或阵列可编程；2与或阵列均可编程；3与阵列可编程，或阵列固定2） 按编程方式分类1掩膜编程2熔丝与反熔丝编程；3紫外线擦除、电可编程；4电擦除、电可编程；5在系统编程（2）现场可编程门阵列(FPGA)现场可编程逻辑门阵列（FPGA, Field Programmable Gate Array），是一个含有可编辑元件的半导体设备，可供使用者现场程式化的逻辑门阵列元件。FPGA是在PAL、GAL、CPLD等可编辑器件的基础上进一步发展的产物。FPGA概述FPGA则是操控层次更低,所以自由度更大的芯片，对FPGA的编程在

6、编译后是转化为FPGA内的连线表，相当于FPGA内提供了大量的与非门、或非门、触发器（可以用与非门形成吧）等基本数字器件，编程决定了有多少器件被使用以及它们之间的连接。只要FPGA规模够大，这些数字器件理论上能形成一切数字系统，包括单片机甚至CPU。FPGA在抗干扰，速度上有很大优势。FPGA发展背景目前以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在

7、大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flipflop）或者其他更加完整的记忆块。 系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。 FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发

8、是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD（复杂可编程逻辑器件备）。产品比较早在1980年代中期，FPGA已经在PLD设备中扎根。CPLD和FPGA包括了一些相对大数量的可编辑逻辑单元。CPLD逻辑门的密度在几千到几万个逻辑单元之间，而FPGA通常是在几万到几百万。CPLD和FPGA的主要区别是他们的系统结构。CPLD是一个有点限制性的结构。这个结构由一个或者多个可编辑的结果之和的逻辑组列和一些相对少量的锁定的寄存器组成。这样的结果是缺乏编辑灵活性，但是却有可以预计的延迟时间和逻辑单元对连接单元高比率的优点。而FPGA却是有很多的连接单元，

9、这样虽然让它可以更加灵活的编辑，但是结构却复杂的多。CPLD和FPGA另外一个区别是大多数的FPGA含有高层次的内置模块（比如加法器和乘法器）和内置的记忆体。因此一个有关的重要区别是很多新的FPGA支持完全的或者部分的系统内重新配置。允许他们的设计随着系统升级或者动态重新配置而改变。一些FPGA可以让设备的一部分重新编辑而其他部分继续正常运行。CPLD和FPGA还有一个区别：CPLD下电之后，原有烧入的逻辑结构不会消失；而FPGA下电之后，再次上电时，需要重新加载FLASH里面的逻辑代码，需要一定的加载时间。发展历程每一个后看来很成功的新事物，从诞生到发展壮大都不可避免地经历过艰难的历程，并可

10、能成为被研究的案例，FPGA也不例外。1985年，当全球首款FPGA产品XC2064诞生时，注定要使用大量芯片的PC机刚刚走出硅谷的实验室进入商业市场，因特网只是科学家和政府机构通信的神秘链路，无线电话笨重得像砖头，日后大红大紫的BillGates正在为生计而奋斗，创新的可编程产品似乎并没有什么用武之地。事实也的确如此。最初，FPGA只是用于胶合逻辑(GlueLogic)，从胶合逻辑到算法逻辑再到数字信号处理、高速串行收发器和嵌入式处理器，FPGA真正地从配角变成了主角。在以闪电般速度发展的半导体产业里，22年足够改变一切。“在未来十年内每一个电子设备都将有一个可编程逻辑芯片”的理想正成为现实

11、。1985年，Xilinx公司推出的全球第一款FPGA产品XC2064怎么看都像是一只“丑小鸭”采用2m工艺，包含64个逻辑模块和85000个晶体管，门数量不超过1000个。22年后的2007年，FPGA业界双雄Xilinx和Altera公司纷纷推出了采用最新65nm工艺的FPGA产品，其门数量已经达到千万级，晶体管个数更是超过10亿个。一路走来，FPGA在不断地紧跟并推动着半导体工艺的进步2001年采用150nm工艺、2002年采用130nm工艺，2003年采用90nm工艺，2006年采用65nm工艺。在上世纪80年代中期，可编程器件从任何意义上来讲都不是当时的主流，虽然其并不是一个新的概念

12、。可编程逻辑阵列(PLA)在1970年左右就出现了，但是一直被认为速度慢，难以使用。1980年之后，可配置可编程逻辑阵列(PAL)开始出现，可以使用原始的软件工具提供有限的触发器和查找表实现能力。PAL被视为小规模/中等规模集成胶合逻辑的替代选择被逐步接受，但是当时可编程能力对于大多数人来说仍然是陌生和具有风险的。20世纪80年代在“megaPAL”方面的尝试使这一情况更加严重，因为“megaPAL”在功耗和工艺扩展方面有严重的缺陷，限制了它的广泛应用。然而，Xilinx公司创始人之一FPGA的发明者RossFreeman认为，对于许多应用来说，如果实施得当的话，灵活性和可定制能力都是具有吸引

13、力的特性。也许最初只能用于原型设计，但是未来可能代替更广泛意义上的定制芯片。事实上，正如Xilinx公司亚太区营销董事郑馨南所言，随着技术的不断发展，FPGA由配角到主角，很多系统设计都是以FPGA为中心来设计的。FPGA走过了从初期开发应用到限量生产应用再到大批量生产应用的发展历程。从技术上来说，最初只是逻辑器件，现在强调平台概念，加入数字信号处理、嵌入式处理、高速串行和其他高端技术，从而被应用到更多的领域。“90年代以来的20年间，PLD产品的终极目标一直瞄准速度、成本和密度三个指标，即构建容量更大、速度更快和价格更低的FPGA，让客户能直接享用。”Actel司总裁兼首席执行官JohnEa

14、st如此总结可编程逻辑产业的发展脉络。当1991年Xilinx公司推出其第三代FPGA产品XC4000系列时，人们开始认真考虑可编程技术了。XC4003包含44万个晶体管，采用0.7m工艺，FPGA开始被制造商认为是可以用于制造工艺开发测试过程的良好工具。事实证明，FPGA可为制造工业提供优异的测试能力，FPGA开始用来代替原先存储器所扮演的用来验证每一代新工艺的角色。也许从那时起，向最新制程半导体工艺的转变就已经不可阻挡了。最新工艺的采用为FPGA产业的发展提供了机遇。Actel公司相信，Flash将继续成为FPGA产业中重要的一个增长领域。Flash技术有其独特之处，能将非易失性和可重编程

15、性集于单芯片解决方案中，因此能提供高成本效益，而且处于有利的位置以抢占庞大的市场份额。Actel以Flash技术为基础的低功耗IGLOO系列、低成本的ProASIC3系列和混合信号Fusion FPGA将因具备Flash的固有优势而继续引起全球广泛的兴趣和注意。Altera公司估计可编程逻辑器件市场在2006年的规模大概为37亿美元，Xilinx公司的估计更为乐观一些，为50亿美元。虽然两家公司合计占据该市场90%的市场份额，但是作为业界老大的Xilinx公司在2006年的营收不过18.4亿美元，Altera公司则为12.9亿美元。PLD市场在2000年达到41亿美元，其后两年出现了下滑，20

16、02年大约为23亿美元。虽然从2002年到2006年，PLD市场每年都在增长，复合平均增长率接近13%，但是PLD终究是一个规模较小的市场。而Xilinx公司也敏锐地意识到，FPGA产业在经历了过去几年的快速成长后将放慢前进的脚步，那么，未来FPGA产业的出路在哪里?Altera公司总裁兼首席执行官John Daane认为，FPGA及PLD产业发展的最大机遇是替代ASIC和专用标准产品(ASSP)，主要由ASIC和ASSP构成的数字逻辑市场规模大约为350亿美元。由于用户可以迅速对PLD进行编程，按照需求实现特殊功能，与ASIC和ASSP相比，PLD在灵活性、开发成本以及产品及时面市方面更具优

17、势。然而，PLD通常比这些替代方案有更高的成本结构。因此，PLD更适合对产品及时面市有较大需求的应用，以及产量较低的最终应用。PLD技术和半导体制造技术的进步，从总体上缩小了PLD和固定芯片方案的相对成本差，在以前由ASIC和ASSP占据的市场上，Altera公司已经成功地提高了PLD的销售份额，并且今后将继续这一趋势。“FPGA和PLD供应商的关键目标不是简单地增加更多的原型客户，而是向大批量应用最终市场和客户渗透。”John Daane为FPGA产业指明了方向。理念成熟Xilinx公司认为，ASIC SoC设计周期平均是14个月到24个月，用FPGA进行开发时间可以平均降低55%。而产品晚

18、上市六个月5年内将少33%的利润，每晚四周等于损失14%的市场份额。因此，郑馨南雄心勃勃地预言：“FPGA应用将不断加快，从面向50亿美元的市场扩展到面向410亿美元的市场。”其中，ASIC和ASSP市场各150亿美元，嵌入式处理和高性能DSP市场各30亿美元。虽然没有像蒸汽机车发明之初备受嘲笑被讥讽为“怪物”，但是FPGA在诞生之初受到怀疑是毫无疑问的。当时，晶体管逻辑门资源极为珍贵，每个人都希望用到的晶体管越少越好。不过，Ross Freeman挑战了这一观念，他大胆预言：“在未来，晶体管将变得极为丰富从而可以免费使用。”如今，这一预言成为现实。“FPGA非常适用于原型设计，但对于批量DS

19、P系统应用来说，成本太高，功耗太大。”这是业界此前的普遍观点，很长时间以来也为FPGA进入DSP领域设置了观念上的障碍。而如今，随着Xilinx公司和Altera公司相关产品的推出，DSP领域已经不再是FPGA的禁区，相反却成了FPGA未来的希望所在。FPGA对半导体产业最大的贡献莫过于创立了无生产线(Fabless)模式。如今采用这种模式司空见惯，但是在20多年前，制造厂被认为是半导体芯片企业必须认真考虑的主要竞争优势。然而，基于过去和关系和直接、清晰的业务模式，Xilinx创始人之一Bernie Vonderschmitt成功地使日本精工公司(Seiko)确信利用该公司的制造设施来生产Xi

20、linx公司设计的芯片对双方都是有利的，于是，无生产线模式诞生了。未来，相信FPGA还将在更多方面改变半导体产业!CPLD与FPGA的关系早在1980年代中期，FPGA已经在PLD设备中扎根。CPLD和FPGA包括了一些相对大数量的可以编辑逻辑单元。CPLD逻辑门的密度在几千到几万个逻辑单元之间，而FPGA通常是在几万到几百万。 CPLD和FPGA的主要区别是他们的系统结构。CPLD是一个有点限制性的结构。这个结构由一个或者多个可编辑的结果之和的逻辑组列和一些相对少量的锁定的寄存器。这样的结果是缺乏编辑灵活性，但是却有可以预计的延迟时间和逻辑单元对连接单元高比率的优点。而FPGA却是有很多的连

21、接单元，这样虽然让它可以更加灵活的编辑，但是结构却复杂的多。 CPLD和FPGA另外一个区别是大多数的FPGA含有高层次的内置模块（比如加法器和乘法器）和内置的记忆体。一个因此有关的重要区别是很多新的FPGA支持完全的或者部分的系统内重新配置。允许他们的设计随着系统升级或者动态重新配置而改变。一些FPGA可以让设备的一部分重新编辑而其他部分继续正常运行。FPGA工作原理FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部

22、连线（Interconnect）三个部分。FPGA的基本特点 1）采用FPGA设计ASIC电路(特定用途集成电路)，用户不需要投片生产，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC电路的中试样片。3）FPGA内部有丰富的触发器和IO引脚。4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模

23、式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。FPGA配置模式 FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外

24、设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题。如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于FPGA前所未有的性能和能力水平而带来的新的设计挑战。例如，领先FPGA厂商Xilinx最近推出的Virtex-5系列采用65nm工艺，可提供高达33万个逻辑单元、1,200个I/O和大量硬IP块。超大容量和密度使复杂的布线变得更加不可预测，由此带来更严重的

25、时序收敛问题。此外，针对不同应用而集成的更多数量的逻辑功能、DSP、嵌入式处理和接口模块，也让时钟管理和电压分配问题变得更加困难。幸运地是，FPGA厂商、EDA工具供应商正在通力合作解决65nm FPGA独特的设计挑战。不久以前，Synplicity与Xilinx宣布成立超大容量时序收敛联合工作小组，旨在最大程度地帮助系统设计工程师以更快、更高效的方式应用65nm FPGA器件。设计软件供应商Magma推出的综合工具Blast FPGA能帮助建立优化的布局，加快时序的收敛。最近FPGA的配置方式已经多元化！FPGA的应用 微处理器是为通用而设计的，必须按照时钟的节拍，逐条取指、译指、执行，大多

26、用于低速、实时性要求不高的场合，例如石油探测；FPGA 应用场合相当多，特别是在高速的、实时性强并对时间要求相当苛刻的场合，有很强的数据处理能力，例如无线通信、雷达探测等；是FPGA的一些典型应用：典型应用一：接口逻辑控制提供前所未有的灵活性1、PCI、PCI Express、PS/2、USB等接口控制器2、SDRAM、DDR、SDRAM、QDR、SRAM、NAND Flash、NOR Flash等接口控制器3、电平转换，LVDS、TTL、COMS、SSTL等典型应用二：高速的数字信号处理提供前所未有的计算能力1、无线通信领域，如软件无线电（SDR）；2、视频图像处理领域，如高清晰数字电视（H

27、DTV）；3、军事和航空航天领域，如雷达声纳、安全通信。其他应用领域1、汽车，如网关控制器、车用PC、远程信息处理系统等；2、消费产品，如显示器/投影仪、数字电视和机顶盒、家庭网络等；3、医疗，如电疗、血液分析仪、医疗检测设备等4、通信设备 ，如蜂窝基础设施、宽带无线通信、软件无线电等5、测试与测量，如通信测试与监测、半导体、自动测试设备、通用仪表等。2.FPGA时序设计与时序分析FPGA设计一个很重要的设计是时序设计，而时序设计的实质就是满足每一个触发器的建立(Setup)/保持(Hold)时间的要求。 建立时间(Setup Time)：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时

28、间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器； 保持时间(Hold Time)：是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 如果保持时间不够，数据同样不能被打入触发器。 FPGA设计分为异步电路设计和同步电路设计，然而很多异步电路设计都可以转化为同步电路设计，在设计时尽量采用同步电路进行设计。对于同步电路可以转化的逻辑必须转化，不能转化的逻辑，应将异步的部分减到最小，而其前后级仍然应该采用同步设计。 为了让同步电路可靠地运行，就要对时钟偏差进行控制，以使时钟偏差减小到可用的范围。影响时钟偏差的主要有以下几个因素：o 用于连接时钟树的连线o 钟树的拓扑结构o 时钟

29、的驱动o 时钟线的负载o 时钟的上升及下降时间在通常的FPGA设计中对时钟偏差的控制主要有以下几种方法：o 控 制时钟信号尽量走可编程器件的的全局时钟网络。在可编程器件中一般都有专门的时钟驱动器及全局时钟网络，不同种类、型号的可编程器件，它们中的全局时钟网 络数量不同，因此要根据不同的设计需要选择含有合适数量全局时钟网络的可编程器件。一般来说，走全局时钟网络的时钟信号到各使用端的延时小，时钟偏差很 小，基本可以忽略不计。o 若设计中时钟信号数量很多，无法让所有的信号都走全局时钟网络，那么可以通过在设计中加约束的方法，控制不能走全局时钟网络的时钟信号的时钟偏差。o 异步接口时序裕度要足够大。局部

30、同步电路之间接口都可以看成是异步接口，比较典型的是设计中的高低频电路接口、I/O接口，那么接口电路中后一级触发器的建立-保持时间要满足要求，时序裕度要足够大。o 在系统时钟大于30MHz时，设计难度有所加大，建议采用流水线等设计方法。采用流水线处理方式可以达到提高时序电路的速度，但使用的器件资源也成倍增加。o 要保证电路设计的理论最高工作频率大于电路的实际工作频率。A 时序约束的概念和基本策略时序约束主要包括周期约束（FFS到FFS，即触发器到触发器）和偏移约束（IPAD到FFS、FFS到OPAD）以及静态路径约束（IPAD到 OPAD）等3种。通过附加约束条件可以使综合布线工具调整映射和布局

31、布线过程，使设计达到时序要求。例如用OFFSET_IN_BEFORE约束可以告 诉综合布线工具输入信号在时钟之前什么时候准备好，综合布线工具就可以根据这个约束调整与IPAD相连的Logic Circuitry的综合实现过程，使结果满足FFS的建立时间要求。附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行 分组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束。附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外路径和多周期

32、路径，以及其他特殊路径。B 附加约束的基本作用提高设计的工作频率对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。 获得正确的时序分析报告几乎所有的FPGA设计平台都包含静态时序分析工具，利用这类工具可以获得映射或布局布线后的时序分析报告，从而对设计的性能做出评估。静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具输出正确的时序分析报告。 1. 指定FPGA/CPLD引脚位置与电气标准FPGA/CPLD的可编程特性使电路板

33、设计加工和FPGA/CPLD设计可以同时进行，而不必等FPGA/CPLD引脚位置完全确定，从而节省了系统开发时间。这样，电路板加工完成后，设计者要根据电路板的走线对FPGA/CPLD加上引脚位置约束，使FPGA/CPLD与电路板正确连接。另外通过约束还可以指定IO引脚所支持的接口标准和其他电气特性。为了满足日新月异的通信发展，Xilinx新型FPGA/CPLD可以通过IO引脚约束设置支持诸如 AGP、BLVDS、CTT、GTL、GTLP、HSTL、LDT、LVCMOS、LVDCI、LVDS、LVPECL、LVDSEXT、LVTTL、 PCI、PCIX、SSTL、ULVDS等丰富的IO接口标准。

34、另外通过区域约束还能在FPGA上规划各个模块的实现区域，通过物理布局布线约束，完成模 块化设计等。 C 周期（PERIOD）的含义周期的含义是时序中最简单也是最重要的含义，其它很多时序概念会因为软件商不同略有差异，而周期的概念确是最通用的，周期的概念是FPGA/ASIC时序定义的基础概念。后面要讲到的其它时序约束都是建立在周期约束的基础上的，很多其它时序公式，可以用周期公式推导。周期约束是一个基本时序和综合约束，它附加在时钟网线上，时序分析工具根据PERIOD约束检查时钟域内所有同步元件的时序是否满足要求。PERIOD约束会自动处理寄存器时钟端的反相问题， 如果相邻同步元件时钟相位相反，那么它

35、们之间的延迟将被默认限制为PERIOD约束值的一半。如下图所示，图1 周期的定义 时钟的最小周期为：TCLK = TCKO +TLOGIC +TNET +TSETUP TCLK_SKEWTCLK_SKEW =TCD2 TCD1其中TCKO为时钟输出时间，TLOGIC为同步元件之间的组合逻辑延迟，TNET为网线延迟，TSETUP为同步元件的建立时间，TCLK_SKEW为时钟信号TCD2和TCD1延迟的差别。D 数据和时钟之间的约束为了确保芯片数据采样可靠和下级芯片之间正确地交换数据，需要约束外部时钟和数据输入输出引脚之间的时序关系（或者内部时钟和外部输入/输出数据之间的关系，这仅仅是从采用了不同

36、的参照系罢了）。约束的内容为告诉综合器、布线器输入数据到达的时刻，或者输出数据稳定的时刻，从而保证与下一级电路的时序关系。这种时序约束在Xilinx中用Setup to Clock（edge），Clock（edge） to hold等表示。在Altera里常用tsu (Input Setup Times)、th (Input Hold Times)、tco (Clock to Out Delays)来表示。很多其它时序工具直接用setup和hold表示。其实他们所要描述的是同一个问题，仅仅是时间节点的定义上略有不同。下面依次介 绍。E 关于输入到达时间Xilinx的输入到达时间的计算时序描述如

37、下图所示：图2 输入到达时间示意图 定义的含义是输入数据在有效时钟沿之后的TARRIVAL时刻到达。则，TARRIVAL=TCKO+TOUTPUT+TLOGIC 公式1 根据上面介绍的周期（Period）公式，我们可以得到：Tcko+Toutput+Tlogic+Tinput+Tsetup-Tclk_skew=Tclk; 公式2 将公式1代入公式2： Tarrival+Tinput+Tsetup-Tclk_skew=Tclk, 而Tclk_skew满足时序关系后为负，所以TARRIVAL +TINPUT+TSETUP TCLK 公式3 这就是Tarrival应该满足的时序关系。其中TINPUT

38、为输入端的组合逻辑、网线和PAD的延迟之和，TSETUP为输入同步元件的建立时间。F 数据延时和数据到达时间的关系图3 数据延时和数据到达时间示意图TDELAY为要求的芯片内部输入延迟，其最大值TDELAY_MAX与输入数据到达时间TARRIVAL的关系如上图所示。也就是说： TDELAY_MAX+TARRIVAL=TPERIOD 公式4 所以：TDELAYTDELAY_MAX=TPERIODTARRIVALG 要求输出的稳定时间从下一级输入端的延迟可以计算出当前设计输出的数据必须在何时稳定下来，根据这个数据对设计输出端的逻辑布线进行约束，以满足下一级的建立时间要求，保证下一级采样的数据是稳定

39、的。计算要求的输出稳定时间如下图所示：图4 要求的输出稳定时间示意图公式的推导如下： 定义：TSTABLE = TLOGIC +TINPUT +TSETUP 从前面帖子介绍的周期（Period）公式，可以得到(其中TCLK_SKEWTCLK1TCLK2)：TCLKTCKOTOUTPUT+TLOGIC+TINPUT+TSETUP+TCLK_SKEW将TSTABLE的定义代入到周期公式，可以得到：TCLK=TCKO+TOUTPUT+TSTABLE+TCLK_SKEW 所以：TCKO +TOUTPUT+TSTABLETCLK 这个公式就是TSTABLE必须要满足的基本时序关系，即本级的输出应该保持怎

40、么样的稳定状态，才能保证下级芯片的采样稳定。有时我们也称这个约束关系是 输出数据的保持时间的时序约束关系。只要满足上述关系，当前芯片输出端的数据比时钟上升沿提早TSTABLE 时间稳定下来，下一级就可以正确地采样数据。其中TOUTPUT为设计中连接同步元件输出端的组合逻辑、网线和PAD的延迟之和，TCKO为同步元件时钟输出时间。H 实施时序约束的方法和命令 实施上述约束的基本方法是，根据已知时序信息，推算需要约束的时间值，实施约束。具体地说是这样的，首先对于一般设计，首先掌握的是TCLK,这个对于设计者来说是个已知量。前面介绍公式和图中的TCKO和TSETUP（注：有的工具软件对TCKO和TS

41、ETUP的定义与前面图形不同，还包含了到达同步器件的一段logic的时延）是器件内部固有的一个时间量，一般我们选取典型值，对于FPGA，这个量值比较小，一般不大于12ns。比较难以确定的是TINPUT和TOUTPUT两个时间量。约束输入时间偏移，需要知道TINPUT，TINPUT为输入端的组合逻辑、网线和PAD的延迟之和，PAD的延时也根据器件型号也有典型值可选，但是到 达输入端的组合逻辑电路和网线的延时就比较难以确定了，只能通过静态时序分析工具分析，或者通过底层布局布线工具量取，有很大的经验和试探的成分在里面。 约束输出时间偏移，需要知道TOUTPUT，TOUTPUT为设计中连接同步元件输出

42、端的组合逻辑、网线和PAD的延迟之和，仍然是到达输出端的组合逻辑 电路和网线的延时就比较难以确定，需要通过静态时序分析工具分析，或者通过底层布局布线工具量取，有很大的经验和试探的成分在里面。约束的具体命令根据约束工具不同而异，首先说使用Xilinx器件的情况下，实施上述约束的命令和方法。Xilinx把上述约束统称为：OFFSET约束 （偏移约束），一共有4个相关约束属性：OFFSET_IN_BEFORE、OFFSET_IN_AFTER、OFFSET_OUT_BEFORE和 OFFSET_OUT_AFTER。其中前两个属性叫做输入偏移（OFFSET_IN）约束，基本功能相似，仅仅是约束取的参考对

43、象不同而已。后两个属性 叫做输出偏移（OFFSET_OUT）约束，基本功能相似，也是约束取的参考对象不同而已。为了便于理解，举例说明。输入偏移约束：时钟周期为20ns，前级寄存器的TCKO选择1ns，前级输出逻辑延时TOUTPUT为3ns，中间逻辑TLOGIC的延时为10ns， 那么TARRIVAL=14ns，于是可以在数据输入引脚附加NET DATA_IN OFFET=IN 14ns AFTER CLK约束，也可以使用OFFSET_IN_BEFORE对芯片内部的输入逻辑进行约束，其语法如下：NET DATA_IN OFFET=IN TDELAY BEFORE CLK 其中TDELAY为要求的

44、芯片内部输入延迟，其最大值与输入数据到达时间TARRIVAL的关系:TDELAY_MAX + TARRIVAL = TPERIOD,所以TDELAY TPERIOD - TARRIVAL = 20 - 14 =6 ns。输出偏移约束：设时钟周期为20ns，后级输入逻辑延时TINPUT为4ns、建立时间TSETUP为1ns，中间逻辑TLOGIC的延时为10ns，那 么TSTABLE=15ns，于是可以在数据输入引脚附加NET DATA_OUT OFFET=OUT 15ns BEFORE CLK约束，也可以直接对芯片内部的输出逻辑直接进行约束，NET DATA_OUT OFFET=OUT TOUT

45、PUT_DELAY AFTER CLK，其中TOUTPUT_DELAY为要求的芯片内部输出延迟，其最大值与要求的输出数据稳定时间TSTABLE的关系为：TOUTPUT_DELAY_MAX+TSTABLE= TPERIOD。 TOUT_DELAY TPERIOD - TSTABLE = 20 - 15 = 5nsI Altera对应的时序概念下面主要介绍Altera对应的这些时序概念和约束方法。 前面首先介绍的第一个时序概念是周期（Period），这个概念是FPGA/ASIC通用的一个概念，各方的定义相当统一，至多是描述方式不同罢了，所有 的FPGA设计都首先要进行周期约束，这样做的好处除了在综

46、合与布局布线时给出规定目标外，还能让时序分析工具考察整个设计的Fmax等。 Altera的周期定义如下图所示，公式描述如下： 图5 Altera 的 Period 示意图Clock Period = Clk-to-out + Data Delay + Setup Time - Clk Skew即，Tclk= Tco+ B + Tsu-(E-C) Fmax =1/Tclk 对比一下前面的介绍，只要理解了B 包含了两级寄存器之间的所有 logic 和 net 的延时就会发现与前面公式完全一致。J Altera的其他基本时序概念Clock Setup Time (tsu) 要想正确采样数据，就必须使

47、数据和使能信号在有效时钟沿到达前就准备好，所谓时钟建立时间就是指时钟到达前，数据和使能已经准备好的最小时间间隔。如下图所示：图6 tsu示意图（注：这里定义Setup时间是站在同步时序整个路径上的，需要区别的是另一个概念Micro tsu。Micro tsu指的是一个触发器内部的建立时间，它是触发器的固有属性，一般典型值小于12ns。在Xilinx等的时序概念中，称Altera的Micro tsu为setup时间，用Tsetup表示，请大家区分一下。 回到Altera的时序概念，Altera的tsu定义如下： tsu = Data Delay Clock Delay + Micro tsu）C

48、lock Hold Time （tH） 时钟保持时间是只能保证有效时钟沿正确采用的数据和使能信号的最小稳定时间。其定义如下图所示：图7 tH示意图 定义的公式为： tH= Clock Delay Data Delay + Micro tH注：其中Micro tH是指寄存器内部的固有保持时间，同样是寄存器的一个固有参数，典型值小于12ns。Clock-to-Output Delay（tco） 这个时间指的是当时钟有效沿变化后，将数据推倒同步时序路径的输出端的最小时间间隔。如下图所示：图8 tco示意图tco Clock Delay + Micro tco + Data Delay（注：其中 Mi

49、cor tco也是一个寄存器的固有属性，指的是寄存器相应时钟有效沿，将数据送到输出端口的内部时间参数。它与Xilinx的时序定义中，有一个概念叫Tcko是同一个概念。）Pin to Pin Delay （tpd） tpd指输入管脚通过纯组合逻辑到达输出管脚这段路径的延时，特别需要说明的是，要求输入到输出之间只有组合逻辑，才是tpd延时。Slack是表示设计是否满足时序的一个称谓，正的slack表示满足时序（时序的余量），负的slack表示不满足时序（时序的欠缺量）。slack的定义和图形如下图所示。图9 slack示意图 Slack = Required clock period Actual

50、 clock period Slack = Slack clock period (Micro tCO+ Data Delay + Micro tSU)Clock Skew指一个同源时钟到达两个不同的寄存器时钟端的时间偏移，如下图所示。图10 clock skew示意图基于FPGA的时序及同步设计2010-06-07 22:25数字电路中,时钟是整个电路最重要、最特殊的信号。第一, 系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错.第二, 时钟信号通常是系统中频率最高的信号.第三, 时钟信号通常是负载最重的信号, 所以要合理分配

51、负载。出于这样的考虑在FPGA这类可编程器件内部一般都设有数量不等的专门用于系统时钟驱动的全局时钟网络。这类网络的特点是：一、负载 能力特别强, 任何一个全局时钟驱动线都可以驱动芯片内部的触发器; 二是时延差特别小; 三是时钟信号波形畸变小, 工作可靠性好。因此, 在FPGA设计中最好的时钟方案是: 由专用的全局时钟输入引脚驱动单个主时钟去控制设计项目中的每一个触发器。CPLD/FPGA都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存 器。这种全局时钟提供器件中最短的时钟到输出的延时。同步设计时, 全局时钟输入一般都接在器件的时钟端, 否则会使其性能受到影响。对于需要多时钟的时序电路,

52、最好选用一个频率是它们的时钟频率公倍数的高频主时钟。 各个功能模块要使用统一的复位电路。在使用带时钟的触发器、计数器等有复位端的库器件时, 一般应尽量使用有同步复位的器件。注意复位时保证各个器件都能复位, 以避免某些寄存器的初始状态不确定而引起系统工作不可靠。时钟设计过程中，不可缺少的要涉及到数据的建立时间和保持时间的概念，深刻理解这两个概念有助于我们设计出优良饿时钟网络。异步信号输入总是无法满 足数据的建立保持时间，所以建议大家把所有异步输入都先经过双触发器进行同步化。在许多应用中只将异步信号同步化还是不够的，当系统中有两个或两个以上非 同源时钟的时候，数据的建立和保持时间很难得到保证，我们

53、将面临复杂的时间问题，那么这个时候怎么办呢?最好的方法是将所有非同源时钟同步化，那么又怎么 样将非同源时钟同步化呢？我们可以使用带使能端的D触发器，并引入一个高频时钟（频率高于系统中的所有源时钟），便可以达到使系统中所有源时钟同步的效 果。如下面的这个例子：系统有两个不同源时钟，一个为3MHz，一个为5MHz，不同的触发器使用不同的时钟。为了系统稳定，假设我们引入一个20MHz时钟，那么这个 20MHz的时钟怎么才能将3M和5M时钟同步化呢？20M的高频时钟将作为系统时钟，输入到所有触发器的的时钟端。3M_EN 和5M_EN将控制所有触发器的使能端。即原来接3M时钟的触发器，接20M时钟，同时

54、3M_EN 将控制该触发器使能，原接5M时钟的触发器，也接20M时钟，同时5M_EN 将控制该触发器使能。这样我们就可以将任何非同源时钟同步化。在通常的FPGA设计中对时钟偏差的控制主要有以下几种方法：1、控制时钟信号尽量走可编程器件的的全局时钟网络。在可编程器件中一般都有专门的时钟驱动器及全局时钟网络，不同种类、型号的可编程器件，它们中 的全局时钟网络数量不同，因此要根据不同的设计需要选择含有合适数量全局时钟网络的可编程器件。一般来说，走全局时钟网络的时钟信号到各使能端的延时小， 时钟偏差很小，基本可以忽略不计。2、若设计中时钟信号数量很多，无法让所有的信号都走全局时钟网络，那么可以通过在设

55、计中加约束的方法，控制不能走全局时钟网络的时钟信号的时钟偏 差。3、异步接口时序裕度要足够大，局部同步电路之间接口都可以看成是异步接口，比较典型的是设计中的高低频电路接口、I/O接口，那么接口电路中后一 级触发器的建立-保持时间要满足要求，时序裕度要足够大。4、在系统时钟大于30MHz时，设计难度有所加大，建议采用流水线等设计方法。5、要保证电路设计的理论最高工作频率大于电路的实际工作频率。复位和置位信号处理：在设计时应尽量保证有一全局复位信号，或保证触发器、计数器在使用前已经正确清零状态。在设计寄存器的清除和置位信号时，应尽量直接从器件的专用引 脚驱动。另外，要考虑到有些器件上电时，触发器处

56、于一种不确定的状态，系统设计时应加入全局复位/Reset。这样主复位引脚就可以给设计中的每一个触发器馈送清除或置位信号，保证系统处于一个确定的初始状态。需要注意的一点是：不要对寄存器的置位和清除端 同时施加不同信号产生的控制，因为如果出现两个信号同时有效的意外情况，会使寄存器进入不定状态。3.zynq-7000板载资源赛灵思Zynq-7000 可扩展处理平台（EPP）将双 ARM Cortex-A9 MPCore 处理器系统与可编程逻辑和硬 IP 外设紧密集成在一起，提供了灵活性、可配置性和性能的完美组合。围绕其刚刚推出的可扩展处理平台（EPP）， 赛灵思在今年3月发布了基于Zynq -700

57、0新系列的首批器件。采用 28 nm制造工艺， Zynq-7000嵌入式处理平台系列的每款产品均采用带有NEON及双精度浮点引擎的双核 ARM Cortex-A9 MPCore 处理系统，该系统通过硬连线完成了包括L1，L2 缓存、存储器控制器以及常用外设在内的全面集成。(图 1)。尽管 FPGA 厂商此前已推出过带硬核或软核处理器的器件，但 Zynq-7000 EPP 的独特之处在于它由ARM处理器系统而非可编程逻辑元件来进行控制。也就是说，处理系统能够在开机时引导（在 FPGA 逻辑之前）并运行各个独立于可编程逻辑之外的操作系统。这样设计人员就可对处理系统进行编程，根据需要来配置可编程逻辑

58、。利用这种方法，软件编程模式将与全功能标准 ARM 处理器片上系统（SoC）毫无二致。过去设计师需要对 FPGA 逻辑进行编程以运行片上处理器。那就意味着如果想要使用器件，必须得是 FPGA 设计师。但现在使用 Zynq-7000 EPP，则完全不必担心这一问题。图 1 不同于以往在 FPGA 架构中嵌入 MPU ，赛灵思全新 Zynq-7000 EPP 系列使用 ARM 处理器而非可编程逻辑来进行控制。图1中文字：Multi Gigabit Transceivers多个千兆位收发器新产品系列消除了延迟和从头设计芯片的风险，这意味着系统设计团队可以利用其先进的高级软硬件编程多功能性简便快速创建创新型