实验二ArchitectureWizard与PACE实验

1、实验二 Architecture Wizard与PACE实验 ISE结构向导（architecture wizard）可快速配置高性能芯片特性，时钟向导(Clocking Wizard)功能则支持对Virtex-II ProTM系列器件进行高级内部FPGA时钟配置。PACE（ISE引脚和区域约束编辑器）通过易于使用的图形接口提供了高级引脚管理和逻辑区块平面规划能力，PACE包括了针对并发开关输出（SSO）的关键工程规则检查功能，可帮助确定潜在地反弹问题。1. 实验目的（1）熟悉并使用Architecture Wizard； （2）掌握如何例化DCM模块单元； （3）熟悉并使用PACE。 2.

2、实验内容（1）使用Architecture Wizard生成DCM模块单元； （2）将例化DCM模块单元添加到工程； （3）使用PACE进行引脚位置锁定。 3. 实验背景知识（1） Architecture Wizard 简介 设计结构向导Architecture Wizard 是 ISE 集成的设计工具，能辅助设计数字时钟管理模块（DCM，Digital Clock Manager）和高速I/O 收发器（Rocket I/OTM transceivers）。 数字时钟管理模块DCM是基于Xilinx的其他系列器件所采用的数字延迟锁相环（DLL，Delay Locked Loop）模块，在时钟

3、的管理与控制方面，DCM与DLL相比，功能更强大，使用更灵活。DCM的功能包括消除时钟的延时、频率的合成、时钟相位的调整等系统方面的需求。DCM的主要优点在于： 实现零时钟偏移（Skew），消除时钟分配延迟，并实现时钟闭环控制； 时钟可以映射到PCB上用于同步外部芯片，这样就减少了对外部芯片的要求，将芯片内外的时钟控制一体化，以利于系统设计。对于DCM模块来说，其关键参数为输入时钟频率范围、输出时钟频率范围、输入/输出时钟允许抖动范围等。DCM内部是DLL结构，对时钟偏移量的调节是通过长的延时线形成的。DCM的参数里有一个phaseshift（相移），可以从0变到255。可以假设内部结构里从c

4、lkin到clk_1x之间应该有256根延时线（实际上，由于对不同频率的时钟都可以从0变到255，延时线的真正数目应该比这个大得多）。DCM总会把输入时钟clkin和反馈时钟clkfb相比较，如果它们的延迟时差不等于所设置的phaseshift，DCM就会改变在clkin和clk_1x之间的延时线数目，直到相等为止。这个从不等到相等所花的时间，就是输出时钟锁定的时间，相等以后，lock_flag标识才会升高。当DCM发现clkin和clkfb位相差不等于phaseshift的时候，才去调节clk_1x和clkin之间延时，所以如果clk_1x和clkfb不相关的话，那就永远也不能锁定了.（2）

5、 PACE 简介 引脚与区域约束编辑器 PACE（Pinout and Area Constraints Editor）是一个具有图形化接口的约束输入工具，其主要功能如下： 1）指定引脚分配：设计者可以使用引脚分配功能指定 I/O 位置、I/O 组（bank）、I/O 标准和禁止 I/O分配至特定引脚、使用 DRC 检查 I/O 分配是否正确。 2）附加区域约束：PACE 能够以图形化的方式显示器件资源和引脚的分布，设计者可以编辑区域约束并观察逻辑和引脚之间的连接情况。 3）浏览设计层次：PACEd 设计层次浏览器能显示设计的层次，以及各层次的资源占用情况，这对复杂的设计有很重要的作用。 4.

6、 实验准备（1）将光盘下03. Examples of Program 实验程序目录下的01. ISE9.1 文件夹拷贝到E：盘根目录下；（2）将 USB 下载电缆与计算机及 XUPV2Pro 板的 J8 连接好； （3）将 RS232 串口线一端与计算机连接好，另一端与板卡的 J11 相连接； （4）启动计算机后，将 XUPV2Pro 板的电源开关 SW11 打开到 ON 上。观察 XUPV2Pro 板上的2.5V，3.3V，1.5V 的电源指示灯是否均亮,若有不亮的，请断开电源，检查电源； （5）打开超级终端。5. 实验步骤包括DCM模块生成、DCM组件例化、管脚分配、超级终端的使用、UA

7、RT 实时时钟操作等（1）使用 Architecture Wizard 生成 DCM 模块单元1）选择 Start Programs Xilinx ISE 9.1i Project Navigator，进入 ISE 的 Project Navigator 环境； 2）选择 File Open Project，并指向如下目录，选择 arwz_pace.ise 打开工程； Verilog 使用者: E: 01. ISE9.1xupv2pro labs veriloglab 2arwz_pace VHDL 使用者: E: 01. ISE9.1xupv2pro labs vhdllab 2arwz_p

8、ace 3）双击 Processes 窗口中的 Creat New Source，弹出新资源向导窗口，选择 IP (CoreGen & Architecture Wizard)，输入 my_dcm； 图2-1 操作示意4） 单击 Next 按钮，弹出 Select IP 窗口，展开 FPGA Features and Design 和 Clocking目录，选择 Single DCM； 图2-2 操作示意5）单击 Next 按钮，显示新建资源信息，单击 Finish 按钮则弹出 Xilinx Clocking WizardGeneral Setup 窗口，选中 CLK0、CLKFX 和 LOC

9、KED，不选中 RST，输入时钟频率为 100MHz 图2-3 操作示意6） 单击 Next 按钮，弹出 Xilinx Clocking Wizard Clock Buffers 窗口，保持默认选项； 图2-4 操作示意7） 单击 Next 按钮，弹出 Xilinx Clocking Wizard Clocking Frequency Synthesizer窗口，输入 50MHz 输出频率； 图2-5 操作示意8）单击 Next 按钮，显示新建资源信息。单击 Finish 按钮则在工程的 Sources 窗口看到 my_dcm.xaw 作为资源添加到工程中，但没有作为一个模块加入顶层设计文件中

10、，则需要下一步的例化过程； 图2-6 操作示意（2）DCM 组件的例化1） 选中 my_dcm.xaw 文件，则在工程的 Processes 窗口双击 View HDL Source，在HDL 编辑器中可以看到由 Architecture Wizard 生成的 DCM 的 VHDL 源代码。此代码中包含了一个 IBUFG、一个 DCM 和两个 BUFG 例化的组件。输入时钟CLKIN_IN 驱动 IBUFG，输出的时钟与 DCM 相接，CLKFX_BUF 和 CLK0_BUF输出时钟驱动 BUFG 组件，所有的 DCM 属性使用 VHDL generic 语句传递； 2）在工程的 Source

11、s 窗口，双击 uart_clock.vhd 在 HDL 编辑器中打开源代码； 3）在工程的 Sources 窗口，选择 my_dcm.xaw，在 Processes 窗口双击 View HDL Instantiation Template 在 HDL 编辑器中打开例化组件的模板。在 HDL 例化范本my_dcm.vhi 中，拷贝组件声明（从COMPONENT my_dcm 到END COMPONENT）并粘贴到 uart_clock.vhd 代码中的- Insert DCM component declaration here 注释的下方； 4） 在 uart_clock.vhd 代码中的“

12、- Insert DCM component instantiation here”注释下方，添加如下对端口的名称映像完成对组件的例化： Inst_my_dcm: my_dcm PORT MAP( CLKIN_IN = clk, CLKFX_OUT = clk50MHz, CLKIN_IBUFG_OUT = open, CLK0_OUT = open, LOCKED_OUT = lock );5） 在“-Signals for DCM, as follows:”注释的下方添加 DCM 的 50MHz 的信号声明： signal clk50MHz : std_logic; 6） 在实体说明里添加

13、 lock 输出管脚如下： entity uart_clock is Port ( tx : out std_logic; rx : in std_logic; alarm : out std_logic; clk : in std_logic; lock : out std_logic ); end uart_clock; 7） 保存后，my_dcm.xaw 作为一个模块加入顶层设计文件中； 图2-7 操作示意（3） 使用 PACE 进行管脚分配 1） 在工程的 Sources 窗口，选择顶层设计文件uart_clock.vhd/.v，则在 Processes 窗口，扩展 User Cons

14、traints 并双击 Assign Package Pins 打开 PACE，在此过程中弹出询问是否添加 UCF 文件到工程中对话框，单击“yes”按钮。用VHDL做实验时，如果PACE没有自动跳出,可把lab2拷到根目录下再打开工程； 注意：在 PACE 能启动之前必须先进行综合。 2） 在 PACE 中浏览 Design Object ListI/O Pins 窗口，可看到所列的信号名称和信号方向是 Output 还是 Input。在 Loc 栏里每个信号对应于 FPGA 的管脚， FPGA 的管脚分配需查看光盘数据./02.Schmatic 目录下的原理图，信号连接如下：Clk:连接管

15、脚 BANK4,system_clock ,Loc栏中填入AJ15；Lock:连接管脚 BANK3,led_0 , Loc栏中填入AC4；Alarm:连接 BANK3,led_1 , Loc栏中填入AC3；Rx:：连接 MAX3232 的接收串行数据管脚 BANK4,RS232_RX_DATA, Loc栏中填入AJ8；Tx：连接 MAX3232 的发送串行数据管脚 BANK4,RS232_TX_DATA, Loc栏中填入AE7。 图2-8 操作示意3） 保存后出现 Bus Delimiter 对话框，选择 XST Default，单击 OK 按钮。在 Device Architecture 窗

16、口放大直到可以看清每个管脚； 图2-9 操作示意Alarm:连接 BANK3,led_1 ；Rx:连接 MAX3232 的接收串行数据管脚 BANK4,RS232_RX_DATA；Tx：连接 MAX3232 的发送串行数据管脚 BANK4,RS232_TX_DATA。注意：图中粉红色彩条说明管脚在同一个 bank 中。单击每个蓝色 I/O 管脚，则对应着 Design Object ListI/O Pins 窗口相应的管脚。4） 保存后出现 Bus Delimiter 对话框，选择 XST Default，单击 OK 按钮。单击菜单栏中的 File Exit，退出 PACE； 5） 单击工程中

17、 Sources 窗口中的 uart_clock.ucf 文件，然后双击 Prosesses 窗口中User Constraints 目录下的 Edit Constraints (Text)，就可以看到由 PACE 生成的uart_clock.ucf 管脚约束文件； 图2-10 操作示意（4）检查 Pad 报告并打开超级终端 1） 单击工程中的 Sources 窗口的 uart_clock.vhd/v 文件，然后打开 Processes 窗口中的 Implement Design 目录下的 Place & Route 目录，双击 Pad Report。当 Place & Route 完成后，P

18、ad Report 在 HDL 编辑器中打开，可以看 Pad Report 来确定 I/O信号管脚约束是否与分配的管脚相匹配； 2） 在开始菜单所有程序附件 通讯中单击超级终端，输入名字并单击 OK 按钮，选择 COM1 作为端口连接，点击确定按钮后按照下图进行设定，最后点击确定按钮完成设定； 图2-11 操作示意每秒位数：9600 ；数据位：8 ；奇偶校验：无 ；停止位：1 ；数据流控制：无 3） 单击超级终端菜单中属性中的设置，单击 ASCII 设置，选中“将换行符附加到传入行末尾”并单击确定按钮。再次单击确定按钮退出属性对话框； 图2-12 操作示意（5）程序的下载并操作 UART 实时时钟 1） 给板卡上电，打开 SW11 开关； 2） 单击工程的顶层文件 uart_clock.vhd/v 文件，然后双击 Processes 窗口中的Generate Programming File 来生成此工程的 Bitstream 文件并下载到芯片中去； 3） 当这个过程完成后，打开 Generate Programming File 目录，双击 Configure Device (iMPACT)，弹出 iMPACT 对话框后选择 Configure Devices using Boundary-Scan (JTAG)，然后单击 Finish 按钮；