超大规模集成电路设计项目-王晨旭小组

1、超大规模集成电路设计-项目设计镜像累加器设计作者：王晨旭 40% 尹 建 30% 石 诚（10160600116） 30% 一. 项目设计方案在运算器中，累加器是专门存放算术或逻辑运算的一个操作数和运算结果的寄存器。能进行加、减、读出、移位、循环移位和求补等操作。是运算器的主要部分。在中央处理器CPU中，累加器（accumulator）是一种暂存器，它用来储存计算所产生的中间结果项目分工网表编写王晨旭后期延时优化王晨旭 尹建 石诚报告文档尹建演示PPT石诚二. 项目设计完成情况1、 电路设计累加器镜像累加器镜像加法器寄存器2、 HSPICE前

2、仿真1所有信号2. S0 ， S1 ，CO波形图3.组合逻辑延时：0.14ns4.时序逻辑延时：0.3ns5.MOS管总宽度：37.08um三. 累加器性能镜像加法器是一个经过改进的加法器电路，首先，它取消了进位反相门；其次，门的PUN和PDN网络不再是对偶的，而是巧妙地实现了进位传播/产生/取消功能当D（D= (A+B)）或者G（G=AB）为高时，C 0 分别被置为VDD或GND。当满足进位传播条件时（即P=AB为1），输入位以反相的形式传播到C 0，这一结构的全加器单元仅需要24个晶体管，使面积和延时都有相当程度的减少。四. 项目展望1. 适当增加电压可以减小延时2. 适当增大MOS管的尺

3、寸宽度减小延时，但会增大总体面积3. 进一步优化寄存器部分，减小寄存器的延时以减小整体延时五. 项目设计的理解在这次的VLSI科目的镜像累加器的项目设计过程中，我们学会了运用之前实验课上学到的HSPICE软件的各种操作技巧来完成对一个具体项目的设计，包含了电路结构分析，网表设计，尺寸调整与延时优化。在整个过程中，我们体会到了完成一个VLSI项目的不易，尤其是在调整尺寸优化延时的时候，我们受限于理论知识学习的不扎实，在很多地方都走了弯路，有时调整参数后延时反而更大了，这更加使我们懂得了理论知识的重要性，在之后的学习过程中我们会更加重视对于理论知识的学习。附件一：HSPICE前仿真网表 MIRRO

4、R ADDER .protect.lib ./TD-LO18-SP-2003v4R/l018ll_io50_v1p3.lib TT.unprotect.temp 25.subckt inv20 in out vdd vssM0 out in vdd vdd p18ll w=0.18u l=0.18uM1 out in vss vss n18ll w=0.18u l=0.18u.ends.subckt MA A B Ci C0 S vdd vssx2 C0q C0 vdd vss inv20x3 Sq S vdd vss inv20 M0 a1 A vdd vdd p18ll w=0.18u l

5、=0.18uM1 a1 B vdd vdd p18ll w=0.18u l=0.18uM2 C0q Ci a1 vdd p18ll w=0.18u l=0.18uM3 b1 B vdd vdd p18ll w=0.18u l=0.18uM4 C0q A b1 vdd p18ll w=0.18u l=0.18uM5 C0q Ci c vss n18ll w=0.18u l=0.18uM6 c A vss vss n18ll w=0.18u l=0.18uM7 c B vss vss n18ll w=0.18u l=0.18uM8 C0q A d vss n18ll w=0.18u l=0.18u

6、M9 d B vss vss n18ll w=0.18u l=0.18uM10 e A vdd vdd p18ll w=0.18u l=0.18uM11 e B vdd vdd p18ll w=0.18u l=0.18uM12 e Ci vdd vdd p18ll w=0.18u l=0.18uM13 Sq C0q e vdd p18ll w=0.18u l=0.18uM14 Sq C0q f vss n18ll w=0.18u l=0.18uM15 f A vss vss n18ll w=0.18u l=0.18uM16 f B vss vss n18ll w=0.18u l=0.18uM1

7、7 f Ci vss vss n18ll w=0.18u l=0.18uM18 g A vdd vdd p18ll w=0.18u l=0.18uM19 h B g vdd p18ll w=0.18u l=0.18uM20 Sq Ci h vdd p18ll w=0.18u l=0.18uM21 Sq Ci i vss n18ll w=0.18u l=0.18uM22 i A j vss n18ll w=0.18u l=0.18uM23 j B vss vss n18ll w=0.18u l=0.18u.ends.subckt inv1 in out vdd vssM0 out in vdd

8、vdd p18ll w=0.18u l=0.18uM1 out in vss vss n18ll w=0.18u l=0.18u.ends.subckt inv2 in out vdd vssM0 out in vdd vdd p18ll w=0.18u l=0.18uM1 out in vss vss n18ll w=0.18u l=0.18u.ends.subckt inv3 in out vdd vssM0 out in vdd vdd p18ll w=0.18u l=0.18uM1 out in vss vss n18ll w=0.18u l=0.18u.ends.subckt inv

9、4 in out vdd vssM0 out in vdd vdd p18ll w=0.18u l=0.18uM1 out in vss vss n18ll w=0.18u l=0.18u.ends.subckt inv5 in out vdd vssM0 out in vdd vdd p18ll w=0.18u l=0.18uM1 out in vss vss n18ll w=0.18u l=0.18u.ends.subckt inv6 in out vdd vssM0 out in vdd vdd p18ll w=0.18u l=0.18uM1 out in vss vss n18ll w

10、=0.18u l=0.18u.ends.subckt inv7 in out vdd vssM0 out in vdd vdd p18ll w=0.18u l=0.18uM1 out in vss vss n18ll w=0.18u l=0.18u.ends.subckt reg D Q clk vdd vss x1 D A vdd vss inv1x7 clk clkq vdd vss inv7M1 B clk A vdd p18ll w=0.18u l=0.18uM2 B clkq A vss n18ll w=0.18u l=0.18ux3 B Qm vdd vss inv3x2 Qm C

11、 vdd vss inv2M3 B clkq C vdd p18ll w=0.18u l=0.18uM4 B clk C vss n18ll w=0.18u l=0.18ux4 Qm g vdd vss inv4M5 E clkq g vdd p18ll w=0.18u l=0.18uM6 E clk g vss n18ll w=0.18u l=0.18ux6 E Q vdd vss inv6x5 Q F vdd vss inv5M7 E clk F vdd p18ll w=0.18u l=0.18uM8 E clkq F vss n18ll w=0.18u l=0.18u.ends.subc

12、kt ADD A0 B0 A1 B1 S0 S1 Ci C0 Ae Be Sa Ca Cb clk vdd vssx1 A0 Ae clk vdd vss regx2 B0 Be clk vdd vss regx3 A1 A1e clk vdd vss regx4 B1 B1e clk vdd vss regx5 Ae Be Ci Ca Sa vdd vss MAX6 A1e B1e Ca Cb Sb vdd vss MAx7 Sa S0 clk vdd vss regx8 Sb S1 clk vdd vss regx9 Cb C0 clk vdd vss reg.endsx1 A0 B0 A

13、1 B1 S0 S1 Ci C0 Ae Be Sa Ca Cb clk vdd vss ADDC1 S0 vss 0.3pfC2 S1 vss 0.3pfC3 C0 vss 0.3pfVDD vdd 0 dc vddvalue_vdd.param vddvalue_vdd=1.8vVSS vss 0 dc vddvalue_vss.param vddvalue_vss=0vvinclk clk 0 PWL 20ns 0v, 21ns 1.8v,40ns 1.8v,41ns 0v,60ns 0v,61ns 1.8v,80ns 1.8v,+81ns 0v, 100ns 0v,101ns 1.8v,

14、 120ns 1.8v,121ns 0v, 140ns 0v,141ns 1.8v, 160ns +1.8v,161ns 0v,180ns 0v,181ns 1.8v, 200ns 1.8v,201ns 0v, 220ns 0v,221ns 1.8v, +240ns 1.8v,241ns 0v, 260ns 0v,261ns 1.8v,280ns 1.8v, 281ns 0v,300ns 0v, 301ns +1.8v,320ns 1.8v, 321ns 0v,340ns 0v, 341ns 1.8v,360ns 1.8v,361ns 0v, 380ns 0v,+381ns 1.8v, 400

15、ns 1.8v,401ns 0v, 420ns 0v,421ns 1.8v, 440ns 1.8v, 441ns 0v,+460ns 0v, 461ns 1.8v,480ns 1.8v, 481ns 0v,500ns 0v, 501ns 1.8v,520ns 1.8v, +521ns 0v,540ns 0v,541ns 1.8v, 560ns 1.8v,561ns 0v, 580ns 0v,581ns 1.8v, 600ns +1.8v,601ns 0v, 620ns 0v,621ns 1.8v,640ns 1.8v, 641ns 0vvina0 A0 0 PWL 330ns 0v, 331n

16、s 1.8vvina1 A1 0 PWL 170ns 0v, 171ns 1.8v, 330ns 1.8v, 331ns 0v, 490ns 0v, 491ns 1.8vvinb1 B1 0 PWL 90ns 0v, 91ns 1.8v, 170ns 1.8v, 171ns 0v, 250ns 0v, 251ns 1.8v, +330ns 1.8v, 331ns 0v, 410ns 0v, 411ns 1.8v, 490ns 1.8v, 491ns 0v, 570ns 0v, +571ns 1.8vvinb0 B0 0 PWL 50ns 0v, 51ns 1.8v, 90ns 1.8v, 91ns 0v, 130ns 0v, 131ns 1.8v, +170ns 1.8v, 171ns 0v, 210ns 0v, 211ns 1.8v, 250ns 1.8v, 251ns 0v, 290ns 0v, +291ns 1.8v,330ns 1.8v, 331ns 0v, 370ns 0v, 371n