第6章组合逻辑电路

1、EXIT第第 6 章组合逻辑电路章组合逻辑电路 EXIT组合逻辑电路组合逻辑电路及特点及特点MSIMSI构成的组合逻辑电路的分析与设计构成的组合逻辑电路的分析与设计常用组合逻辑电路常用组合逻辑电路组合逻辑电路的组合逻辑电路的分析和设计方法分析和设计方法主要内容主要内容本章目标本章目标EXIT 本章目标本章目标n掌握组合逻辑电路的分析与设计方法掌握组合逻辑电路的分析与设计方法n掌握常用中规模组合逻辑器件的基本结构掌握常用中规模组合逻辑器件的基本结构及扩展应用及扩展应用EXIT关键术语：关键术语： SSI组合逻辑电路组合逻辑电路MSI组合逻辑电路组合逻辑电路6.1特点与功能描述特点与功能描述组合逻

2、辑电路组合逻辑电路 电路在任一时刻的输出状态仅取决于该时刻输入信号的状态，而与电路原有状态无关 一个封装内部的逻辑门个数小于12个的集成电路 一个封装内部有12100个等效逻辑门的集成电路。EXIT 1. 1.组合逻辑电路示意图组合逻辑电路示意图000111101111011()()()nnmmnFfAAAFf AAAFfAAA， ， ， ，EXIT2.2.组合逻辑电路的特点与描述方法组合逻辑电路的特点与描述方法 组合逻辑电路的逻辑功能特点：组合逻辑电路的逻辑功能特点： 没有存储和记忆作用。没有存储和记忆作用。 组合逻辑电路的组成特点：组合逻辑电路的组成特点： 由门电路构成，不含存储元件，只存

3、在从输入到由门电路构成，不含存储元件，只存在从输入到输出的通路，没有反馈回路。输出的通路，没有反馈回路。 组合逻辑电路的描述方法：组合逻辑电路的描述方法： 逻辑表达式、真值表、卡诺图和逻辑图，还可以逻辑表达式、真值表、卡诺图和逻辑图，还可以用硬件描述语言用硬件描述语言VHDL和和Verilog 来描述。来描述。EXIT主要要求：主要要求：掌握组合逻辑电路掌握组合逻辑电路分析与设计的基本方法分析与设计的基本方法。熟练掌握熟练掌握逻辑表达式、真值表、卡诺图和逻逻辑表达式、真值表、卡诺图和逻辑图辑图表示法。表示法。 SSI SSI构成的组合逻辑电路构成的组合逻辑电路 的分析与设计的分析与设计 6.2

4、EXIT 6.2.1 6.2.1 组合逻辑电路的基本分析方法组合逻辑电路的基本分析方法分析思路：分析思路：基本步骤：基本步骤：根据给定逻辑电路，找出输出输入间的逻辑关系，根据给定逻辑电路，找出输出输入间的逻辑关系，从而确定电路的逻辑功能。从而确定电路的逻辑功能。 根据给定逻辑图根据给定逻辑图写出输出逻辑式写出输出逻辑式，并进行必要的化简，并进行必要的化简列真值表列真值表分析逻辑功能分析逻辑功能EXIT 例例6-1 6-1 分析下图所示电路的逻辑功能。分析下图所示电路的逻辑功能。解：解： ( (1) )写出输出逻辑函数式写出输出逻辑函数式( (3) )分析逻辑功能分析逻辑功能( (2) )列逻辑

5、函数真值表列逻辑函数真值表1111000YBA输输 出出输输 入入00根据同或功能可列出真值表如上表；根据同或功能可列出真值表如上表；也可先求标准与或式，然后得真值表。后也可先求标准与或式，然后得真值表。后者是分析电路的常用方法，下面介绍之。者是分析电路的常用方法，下面介绍之。通过分析真值表通过分析真值表特点来说明功能。特点来说明功能。 A、B 两个输入变量的状态相同时，输出两个输入变量的状态相同时，输出为为 1，否则输出为，否则输出为 0。因此，图示电路为同或。因此，图示电路为同或电路，实现了两个变量的同或逻辑功能。电路，实现了两个变量的同或逻辑功能。01112131FABFAFAABABF

6、BFB ABB A423FF FAB BAABABAB4FFABA B EXIT6.2.2 SSI6.2.2 SSI构成的组合逻辑电路设计构成的组合逻辑电路设计基本步骤：基本步骤： 分析设计要求并分析设计要求并列出真值表列出真值表求最简输出求最简输出逻辑式逻辑式画逻辑图。画逻辑图。 首先分析给定问题，弄清楚输入变量和输出变量是首先分析给定问题，弄清楚输入变量和输出变量是哪些，并规定它们的符号与逻辑取值哪些，并规定它们的符号与逻辑取值( (即规定它们何时即规定它们何时取值取值 0 ，何时取值，何时取值1) ) 。然后分析输出变量和输入变量。然后分析输出变量和输入变量间的逻辑关系，列出真值表。间的

7、逻辑关系，列出真值表。根据真值表用代数法或卡诺图法求最简与或式，根据真值表用代数法或卡诺图法求最简与或式，然后根据题中对门电路类型的要求，将最简与或式变然后根据题中对门电路类型的要求，将最简与或式变换为与门类型对应的最简式。换为与门类型对应的最简式。 根据简化或变换后的逻辑函数表达式画出逻辑电路图。EXIT下面通过例题学习下面通过例题学习如何设计组合逻辑电路如何设计组合逻辑电路 例例 设计一个设计一个A、B、C三人表决电路。当表决某个提案时，三人表决电路。当表决某个提案时，多数人同意，则提案通过，但多数人同意，则提案通过，但A具有否决权。用与非门实现。具有否决权。用与非门实现。解：解： ( (

8、1) )分析设计要求，列出真值表分析设计要求，列出真值表设设 A、B、C 同意提案时取值同意提案时取值为为 1，不同意时取值为，不同意时取值为 0；Y 表示表示表决结果，提案通过则取值为表决结果，提案通过则取值为 1，否则取值为否则取值为 0。可得真值表如右。可得真值表如右。A、B、C三人表决电路三人表决电路多数人同意，则提案通过，但多数人同意，则提案通过，但A具有否决权具有否决权111011101001110010100000YCBA输出输出输输 入入0000000011111111110( (2) )化简输出函数化简输出函数Y=AC+ABABC0100 01 11 10 1 1 1 0 0

9、 0 0 0用与非门实现用与非门实现，并求最简与非式，并求最简与非式=AC+AB=ACABEXIT( (3) )根据输出逻辑式画逻辑图根据输出逻辑式画逻辑图YABCY =ACABEXIT6.3 常用组合逻辑电路常用组合逻辑电路6.3.1加法器加法器半加器：半加器：只考虑本位两个二进制数相加，而不考虑来自低位进只考虑本位两个二进制数相加，而不考虑来自低位进 位数相加的运算电路。位数相加的运算电路。 全加器：全加器：除考虑本位两个二进制数相加外，还考虑来自低位进除考虑本位两个二进制数相加外，还考虑来自低位进 位数相加的运算电路。位数相加的运算电路。 串行进位：串行进位：电路进行二进制加法运算时，各

10、全加器由低位到高电路进行二进制加法运算时，各全加器由低位到高 位逐位传递进位信号。位逐位传递进位信号。 超前进位：超前进位：电路进行二进制加法运算时，通过快速进位电路几电路进行二进制加法运算时，通过快速进位电路几 乎同时产生进位信号。乎同时产生进位信号。 EXIT 1.1.半加器半加器（加法器基本单元）加法器基本单元）半加器半加器 Half Adder，简称，简称 HA。它只将两个。它只将两个 1 位位二进制数相加，而不考虑低位来的进位。二进制数相加，而不考虑低位来的进位。1011010101100000CiSiBiAi输输 出出输输 入入AiBiSiCiCO ABCBABABASSiCiAi

11、BiEXIT全加器全加器Full Adder，简称，简称FA。能将本位的两个。能将本位的两个二进制数和邻低位来的进位数进行相加。二进制数和邻低位来的进位数进行相加。1111110011101010100110110010100110000000CiSiCi-1BiAi输输 出出输入输入AiBiSiCiCOCICi-11 iiiiCBASiiiiiiBACBAC 1)(EXIT3. 加法器加法器 实现多位加法运算的电路实现多位加法运算的电路其低位进位输出端依次连至相邻高其低位进位输出端依次连至相邻高位的进位输入端，最低位进位输入端接位的进位输入端，最低位进位输入端接地。因此，高位数的相加必须等到

12、低位地。因此，高位数的相加必须等到低位运算完成后才能进行，这种进位方式称运算完成后才能进行，这种进位方式称为串行进位。运算速度较慢。为串行进位。运算速度较慢。其进位数直接由加数、被加数其进位数直接由加数、被加数和最低位进位数形成。各位运算并和最低位进位数形成。各位运算并行进行。运算速度快。行进行。运算速度快。串行进位加法器串行进位加法器超前进位加法器超前进位加法器EXIT(1) (1) 串行进位加法器串行进位加法器A3B3C4S3COCIS2S1S0A2B2A1B1A0B0COCICOCICOCICI加数加数 A 输入输入A3A2A1A0B3B2B1B0B3B2B1B0加数加数 B 输入输入低

13、位的进位输出低位的进位输出 CO 依次加到相邻高位依次加到相邻高位的进位输入端的进位输入端 CI 。相加结果读数为相加结果读数为 C4S3S2S1S0和数和数进位数进位数特点：特点： 电路简单，运算速度较慢电路简单，运算速度较慢EXIT(2) 超前进位加法器超前进位加法器 CT74LS283相加结果读数相加结果读数为为 C3S3S2S1S0 4 位二进制加位二进制加数数 B 输入端输入端 4 位二进制加位二进制加数数 A 输入端输入端低位片进位输入端低位片进位输入端本位和输出端本位和输出端向高位片的向高位片的进位输出进位输出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S

14、1S0C3CT74LS283逻辑符号逻辑符号EXIT100000211111322222433333()()()()()()()()CCA BABCCA BABCCA BABCCA BAB1()()()iiiiiiiiiiiCCA BABA BCAB0000111122223333SABCSABCSABCSABC各进位位表达式各进位位表达式各位和数表达式各位和数表达式283结构示意图结构示意图EXIT应用实例应用实例1 由四位超前进位加法器由四位超前进位加法器74LS283和异或门和异或门74LS86组成的组成的可控的四位并行二进制加法减法运算电路。可控的四位并行二进制加法减法运算电路。 当当

15、 的时候，的时候， 以反变量形式以反变量形式 输入到并行加法器，输入到并行加法器，进位输入端进位输入端 ,这样加法器完这样加法器完成成 ， 为为 的补码，的补码，运算结果为运算结果为 。 当当 的时候，的时候， 以原变量形式输入到并行加法器，以原变量形式输入到并行加法器，进位输入端进位输入端 ，运算结果，运算结果为为 。该电路可以对。该电路可以对4位有符位有符号或无符号二进制数作加减运算。号或无符号二进制数作加减运算。/1ADD SUB B1CI (1)AB()AB/0ADD SUB (1)BBB0CI ()AB例例(1)(1)设设A=(1001)A=(1001)2 2、B=(-0011)B=

16、(-0011)2 2 , ,求求A+B.A+B.(2)(2)设设A=(0100)A=(0100)2 2、B=(-0111)B=(-0111)2 2 , ,求求A+B.A+B.EXIT例 N1=+1000100， N2= 1000100 则N1原=01000100 N2原=11000100 N1反=01000100 N2反=10111011 N1补=01000100 N2补=10111100补码补码 对于正数，补码与原码相同对于正数，补码与原码相同 对于负数，符号位仍为对于负数，符号位仍为1 1，但，但二进制数值部分要按位取二进制数值部分要按位取反反, ,末位加末位加1 1。 EXIT补码的运算

17、补码的运算N1) ) 补补N1+N2( () ) 补补 ( ( N2) ) 补补( (N1 N2( () ) 补补 N1) ) 补补( ( N2) ) 补补( (补码的减运算规则表明：补码的减运算规则表明： 两数和的补码等于两数的补码和，而两数差的补码也可两数和的补码等于两数的补码和，而两数差的补码也可以用加法来实现。以用加法来实现。 如果两加数的符号位和来自最高位有效数的进位相加，如果两加数的符号位和来自最高位有效数的进位相加，得到的结果就是和的符号，此符号如产生进位，则需要将此得到的结果就是和的符号，此符号如产生进位，则需要将此进位进位“丢掉丢掉” 。 运算结果的符号为运算结果的符号为0时

18、，说明是正数的补码。时，说明是正数的补码。 运算结果运算结果的符号为的符号为1时，说明是负数的补码。时，说明是负数的补码。 补码再求补码为原码。补码再求补码为原码。EXIT主要要求：主要要求： 理解译码的概念。理解译码的概念。 掌握二进制译码器掌握二进制译码器 CT74LS138 的的逻辑功能和逻辑功能和使用方法。使用方法。 6.3.2译码器译码器 理解其他常用译码器的逻辑功能和使用方法。理解其他常用译码器的逻辑功能和使用方法。EXIT译码的概念与类型译码的概念与类型 译码器译码器( (即即 Decoder) ) 用于检测特定数字状态的组合逻辑电路用于检测特定数字状态的组合逻辑电路 译码器译码

19、器 二进制译码器二进制译码器 二二 - - 十进制译码器十进制译码器 数码显示译码器数码显示译码器 二进制二进制代码代码 与输入代与输入代码对应的码对应的特定信息特定信息 译译码码器器 译码器的逻辑功能译码器的逻辑功能简单逻辑门译码器简单逻辑门译码器将输入二进制代码的特定信息翻译出来将输入二进制代码的特定信息翻译出来EXIT译码输出译码输出011111101101110110111000Y3Y2Y1Y0A0A1译码输入译码输入0000译码输出低电平有效译码输出低电平有效2.2.二进制译码器二进制译码器 将输入二进制代码译将输入二进制代码译成相应输出信号的电路。成相应输出信号的电路。 n 位位二

20、进制二进制代码代码 2n 位位译码译码输出输出二进制二进制译码器译码器 译码输出译码输出100011010001001010000100Y3Y2Y1Y0A0A1译码输入译码输入译码输出高电平有效译码输出高电平有效3103210211010100YA AmYA AmYA AmYA Am3103210211010100YA AmYA AmYA AmYA AmEXIT ( 一一 ) 3 线线 8 线译码器线译码器 CT74LS138 简介简介 CT74LS138A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7逻辑功能示意图逻辑功能示意图 ( (一一) )

21、 3 线线 8 线线译码器译码器 CT74LS138 简介简介 3 位位二二进制码进制码输入端输入端8 个个译码输出端译码输出端低电平有效。低电平有效。使能端使能端 STA 高电平有效，高电平有效， STB、STC 低低电平有效，即当电平有效，即当 STA = 1， STB = STC = 0 时时译码译码，否则禁止译码。，否则禁止译码。EXIT01111111111011011111101101110111111010111101111001011111011111001111110110100111111101100011111111000001111111110111111111Y7Y6

22、Y5Y4Y3Y2Y1Y0A0A1A2STB+STCSTA输出输出输入输入CT74LS138 真值表真值表允许译码器工作允许译码器工作禁止禁止译码译码 Y7 Y0 由输入二进制码由输入二进制码 A2、A1、A0 的取值决定。的取值决定。011111111111111111010101010101010100010000000000输出逻辑函数式输出逻辑函数式Y0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m700001000Y0=A2A1A0=m0Y1=A2

23、A1A0=m1二进制译码器能译出输入变量二进制译码器能译出输入变量的全部取值组合，故又称变量译码的全部取值组合，故又称变量译码器，也称全译码器。器，也称全译码器。其输出端能提其输出端能提供输入变量的全部最小项。供输入变量的全部最小项。 EXIT【例【例6-11】用】用2片片2线线-4线译码器扩展成线译码器扩展成3线线-8线译码器线译码器EXITCT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A

24、1A0EA31 ( 三三 ) 译码器的扩展译码器的扩展 A3A2A1A0低低位位片片高高位位片片例如例如 两片两片 CT74LS138 组成的组成的 4 线线 16 线线译码器。译码器。16 个译码个译码输出端输出端 4 位二进制码输入端位二进制码输入端低低 3 位码从各译码位码从各译码器的码输入端输入。器的码输入端输入。A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE高位码高位码 A3 与高位片与高位片 STA 端和低位片端和低位片 STB 端端相连，因此相连，因此 ，A3 = 0 时时低位片工作，低位片工作，A3 = 1 时时高位片工作。高位片工作。 STA

25、不用，应不用，应接有效电平接有效电平 1 。作作 4 线线 16 线译码线译码器使能端，低电平有效。器使能端，低电平有效。【例【例6-12】用】用2片片3线线-8线译码器线译码器74LS138扩展成扩展成4线线-16线译码器线译码器EXITCT74LS138 组成的组成的 4 线线 16 线线译码器工作原理译码器工作原理 E = 1 时，两个译码器时，两个译码器都不工作，输出都不工作，输出 Y0 Y15 都都为高电平为高电平 1。CT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2

26、Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31低低位位片片高高位位片片A3A2A1A0A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE( (1) )A3 = 0 时，高位片不工时，高位片不工作，低位片工作，译出与作，低位片工作，译出与输入输入 0000 0111 分别对应分别对应的的 8 个输出信号个输出信号 Y0 Y7 。( (2) )A3 = 1 时，低位片不工时，低位片不工作，高位片工作，译出与作，高位片工作，译出与输入输入 1000 1111分别对应分别对应的的 8 个输出信号个输出信号 Y8 Y1

27、5。 E = 0 时，允许译码。时，允许译码。EXIT将将 BCD 码的十组代码译成码的十组代码译成 0 9 十个对应十个对应输出信号的电路，又称输出信号的电路，又称 4 线线 10 线线译码器。译码器。3. 3. 二十进制译码器二十进制译码器 8421BCD 码输入端，码输入端，从高位到低位依次为从高位到低位依次为 A3、A2、A1 和和 A0 。 10 个译码输出端，个译码输出端，低电平低电平 0 有效。有效。4 线线- -10 线译码器线译码器CT74LS42逻辑示意图逻辑示意图Y1Y0Y3Y4Y2Y5Y6Y7Y8Y9A0A1A2CT74LS42A3EXIT111111111111111

28、111111111011111111111111011111111111100111111111111110111111111110101伪伪码码011111111110019101111111100018110111111111107111011111101106111101111110105111110111100104111111011111003111111101101002111111110110001111111111000000Y9Y8Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2A3输输 出出输输 入入十进十进制数制数4 线线- -10 线译码器线译码器 CT74LS42 真值表

29、真值表00000010001001000111100110101000101100010000000000111111111111111111111111111111111111111111111111111111111111111101111011001111010101伪伪码码01EXITYA0A1A2数码显示译码器数码显示译码器译译码码器器YYYYYY驱驱动动器器YYYYYYYA3a数码显示器数码显示器bcdefgbcdefgabcdefga4.4.数码显示译码器数码显示译码器 将输入的将输入的 BCD 码译成相应输出信号，码译成相应输出信号，以驱动显示器显示出相应数字的电路。以驱动显示

30、器显示出相应数字的电路。 ( (一一) ) 数码显示译码器的结构和功能示意数码显示译码器的结构和功能示意0101a数码显示器数码显示器bcdefgYA0A1A2数码显示译码器数码显示译码器译译码码器器YYYYYY驱驱动动器器YYYYYYYA3bcdefgabcdefga输入输入 BCD 码码输出驱动七段数码管显示相应数字输出驱动七段数码管显示相应数字0001EXIT( (二二) )数码显示器简介数码显示器简介数字设备中用得较多的为七段数码显示器，又称数数字设备中用得较多的为七段数码显示器，又称数码管。常用的有半导体数码显示器码管。常用的有半导体数码显示器( (LED) )和液晶显示器和液晶显示

31、器( (LCD) )等。它们由七段可发光的字段组合而成。等。它们由七段可发光的字段组合而成。 1. 七段半导体数码显示器七段半导体数码显示器( (LED) ) abcdefgDPag fCOMbce dCOMDPabcdefgDP发光字段，由管脚发光字段，由管脚 a g 电平控制是否发光。电平控制是否发光。小数点，需要时才点亮。小数点，需要时才点亮。显示的数字形式显示的数字形式EXIT主要优点：字形清晰、工作电压低、体积小、可靠主要优点：字形清晰、工作电压低、体积小、可靠 性高、响应速度快、寿命长和亮度高等。性高、响应速度快、寿命长和亮度高等。 主要缺点：工作电流大，每字段工作电流约主要缺点：

32、工作电流大，每字段工作电流约 10 mA 。 共阳接法共阳接法 共阴接法共阴接法 半导体数码显示器内部接法半导体数码显示器内部接法COMCOMDP gfedcbaDP gfedcbaCOMCOMVCC+5 V串接限流电阻串接限流电阻 a g 和和 DP 为低电平为低电平时才能点亮相应发光段。时才能点亮相应发光段。 a g 和和 DP 为高电平为高电平时才能点亮相应发光段。时才能点亮相应发光段。共阳接法数码显示器需要配共阳接法数码显示器需要配用输出低电平有效的译码器。用输出低电平有效的译码器。 共阴接法数码显示器需要配共阴接法数码显示器需要配用输出高电平有效的译码器。用输出高电平有效的译码器。R

33、R共阳极共阳极共阴极共阴极EXIT2. 七段显示译码器七段显示译码器4 线线 7 段译码器段译码器/驱动器驱动器 CC14547的逻辑功能示意图的逻辑功能示意图CC14547BI D C B ABIYgYfYeYdYcYbYa 消隐控制端，消隐控制端，低电平有效。低电平有效。 8421 码输入端码输入端译码驱动输出端，译码驱动输出端，高电平有效。高电平有效。EXIT4 线线- -7 段译码器段译码器/驱动器驱动器CC14547真值表真值表消隐消隐000000001111消隐消隐000000001111消隐消隐000000010111消隐消隐000000000111消隐消隐00000001101

34、1消隐消隐0000000010119110011110011811111110001170000111111016111110001101511011011010141100110001013100111111001210110110100110000110100010011111100001消隐消隐00000000YgYfYeYdYcYbYa ABCDBI数字数字显示显示输输 出出输输 入入4 线线- -7 段译码器段译码器/驱动器驱动器 CC14547的逻辑功能示意图的逻辑功能示意图CC14547BI D C B ABIYgYfYeYdYcYbYa 00000000消隐消隐11111111

35、11111111011101111011001111010101消隐消隐消隐消隐消隐消隐消隐消隐消隐消隐消隐消隐987654321011001111111111000011111111001101101110011010011111011011000011001111111001000111100110101000101100010010000000允允许许数数码码显显示示伪码伪码相应端口输出相应端口输出有效电平有效电平 1，使显，使显示相应数字。示相应数字。输入输入BCD 码码agfbc禁禁止止数数码码显显示示数码显示器结构及数码显示器结构及译码显示原理译码显示原理演示演示EXIT6.3.3

36、编码器编码器 主要要求：主要要求： 理解编码的概念。理解编码的概念。 理解常用编码器的类型、逻辑功能和使用方法。理解常用编码器的类型、逻辑功能和使用方法。EXIT编码器的概念与类型编码器的概念与类型 编码编码 将具有特定含义的信息编将具有特定含义的信息编成相应二进制代码的过程。成相应二进制代码的过程。 实现编码功能的电路实现编码功能的电路 编码器编码器 二进制普通编码器二进制普通编码器 二二- -十进制普通编码器十进制普通编码器 优先编码器优先编码器 编码器编码器( (即即Encoder) ) 被编被编信号信号 二进制二进制代码代码 编编码码器器 EXIT1.1.二进制编码器二进制编码器【例例

37、6-136-13】试设计一个输入为低电平有效、输出为原码的试设计一个输入为低电平有效、输出为原码的 3 3位二进制普通编码器，位二进制普通编码器， 用与非门实现。用与非门实现。 07AA这这8 8个编码信号是相互排斥的。个编码信号是相互排斥的。 013571357123672367245674567YAAAAA A A AYAAAAA A A AYAAAAA A A AEXIT013571357123672367245674567YAAAAA A A AYAAAAA A A AYAAAAA A A A17AA210Y Y Y0A0A当都为都为1 1时，输出时，输出=000=000，就是，就是

38、的编码，所以的编码，所以输入线可以不画出。输入线可以不画出。EXITI1I2I3I4I5I6I7Y0Y1Y23 位二进制位二进制编码器编码器用用 n 位二进制数码对位二进制数码对 2n 个个输入信号进行编码的电路。输入信号进行编码的电路。 由图可写出编码器由图可写出编码器的输出逻辑函数为的输出逻辑函数为由上式可列出真值表为由上式可列出真值表为原原码码输输出出Y0=I1I3I5I7Y2=I4I5I6I7Y1=I2I3I6I7Y0=I1I3I5I7I0省略不画省略不画 8 个需要编码个需要编码的输入信号的输入信号输出输出 3 位位二进制码二进制码I1I2I3I4I5I6I7Y0Y1Y2111100

39、0000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0输输 出出输输 入入被编信号高电平有效。被编信号高电平有效。 8 线线 3 线编码器线编码器EXITI1I2I3I4I5I6I7Y0Y1Y2I8I9Y38421BCD 码编码器码编码器2. 2. 二十进制编码器二十进制编码器将将 0 9 十个十十个十进制数转换为二进制进制数转换为二进制代码的电路。又称代码的电路。又称十十进制编码器进制编码器。 I0省略不画省略不画输出输出 4 位位二进制代

40、码二进制代码原码输出原码输出I1I2I3I4I5I6I7Y0Y1Y2I8I9Y310011000000000000101000000001110001000000001100001000000101000001000000010000001000011000000001000010000000001001000000000001000000000000001Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1I0输出输出输入输入10 线线 4 线线编码器编码器被编信号被编信号高电平有效高电平有效EXIT为何要使用为何要使用优先编码器？优先编码器？3.3.优先编码器优先编码器 ( (即即 Pri

41、ority Encoder) ) 1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0输输 出出输输 入入允许同时输入数个编码信号，并只对其中允许同时输入数个编码信号，并只对其中优先权最高的信号进行编码输出的电路。优先权最高的信号进行编码输出的电路。 普通编码器在任普通编码器在任何时刻只允许一个输何时刻只允许一个输入端请求编码，否则入端请求编码，否则输出发生混乱。输出发生混乱。EXITCT74LS147I8I1I2I3I4I5I

42、6I7Y0Y1Y2Y3I9二二 - - 十进制优先编码器十进制优先编码器 CT74LS147I9 = 1，I8 = 0 时时，不论不论 I0 I7 为为 0 还是还是 1，电路只，电路只对对 I8 进行编进行编码，输出反码码，输出反码 0111。反码输出反码输出被编信号输入，被编信号输入，( (省省略了略了 I0) )，低电平有效。，低电平有效。0111111111110101111111110001111111101101111110010111110100111100001110111010011001111111111111Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1输出输出输入

43、输入 I9 = 0 时时，不论其他，不论其他 Ii 为为 0 还是还是 1，电路只，电路只对对 I9 进行编进行编码码，输出，输出 Y3Y2Y1Y0 = 0110，为反码，其原码为为反码，其原码为 1001。111010011001111111111111无编码请求无编码请求Y3Y2Y1Y0=1111依依次次类类推推CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9被编信号优先级别从高到被编信号优先级别从高到低依次为低依次为 I9、I8、I7、I6、I5、 I4、I3、I2、I1、I0。EXIT应用实例应用实例3【例【例6-16】 水箱水位监测显示电路设计水箱水位监测显示电

44、路设计 已知一个水箱高已知一个水箱高10米，为了监测水箱水位的变化情米，为了监测水箱水位的变化情况，试设计一个水箱中水面高度监测显示电路。显示分辨况，试设计一个水箱中水面高度监测显示电路。显示分辨率以整数米（率以整数米（m）为单位。）为单位。编码和译码的对应转换真值表编码和译码的对应转换真值表EXIT水箱水位监测显示电路原理水箱水位监测显示电路原理图图1T9T 图中图中 为水箱水位监测探头，其给出的数据作为优为水箱水位监测探头，其给出的数据作为优先编码器的输入，优先编码器的输出经非门反相后送给七段显先编码器的输入，优先编码器的输出经非门反相后送给七段显示译码器，译码器输出直接驱动数码管显示水位

45、高度。示译码器，译码器输出直接驱动数码管显示水位高度。EXIT数据分配器数据分配器: : 根据地址码的要求，将一路数据根据地址码的要求，将一路数据 分配到指定输出通道上去的电路。分配到指定输出通道上去的电路。Demultiplexer，简称简称DMUXY0DY1Y2Y34 路数据分配器工作示意图路数据分配器工作示意图A1A0一路输入一路输入多路输出多路输出地址码输入地址码输入10Y1 = DD6.3.4 数据分配器数据分配器010110210010YDA AYDA AYDA AYDA AEXIT主要要求：主要要求：理解数据选择器和数据分配器的作用。理解数据选择器和数据分配器的作用。理解常用理解

46、常用数据选择器的逻辑功能及其使用数据选择器的逻辑功能及其使用。掌握用掌握用数据选择器实现组合逻辑电路数据选择器实现组合逻辑电路的方法。的方法。6.3.5数据选择器数据选择器EXITD0YD1D2D34 选选 1 数据选择器工作示意图数据选择器工作示意图A1A01.1.数据选择器数据选择器数据选择器数据选择器: : 根据地址码的要求，从多路输入信号中根据地址码的要求，从多路输入信号中 选择其中一路输出的电路选择其中一路输出的电路. .又称多路选择器又称多路选择器( (Multiplexer，简称，简称MUX) )或多路开关。或多路开关。多路输入多路输入一路输出一路输出地址码输入地址码输入10Y=

47、D1D1常用常用 2 选选 1、4 选选 1、8 选选 1和和 16 选选 1 等数据选择器。等数据选择器。 数据选择器的输入信号个数数据选择器的输入信号个数 N 与地址与地址码个数码个数 n 的关系为的关系为 N = 2nEXIT 【例【例6-17】 试设计一个试设计一个4选选1的数据选择器，具有使能控的数据选择器，具有使能控制端。当控制信号为制端。当控制信号为1时，数据选择器不工作。当控制信号时，数据选择器不工作。当控制信号为为0时，数据选择器处于工作状态，用与或门实现。其逻辑时，数据选择器处于工作状态，用与或门实现。其逻辑功能示意图如图功能示意图如图（a）所示。所示。图图（a）4选选1数

48、据选择器的功能表数据选择器的功能表10010110210300112233()()YST A A DA A DA A DA A DST m Dm Dm Dm D10010110210300112233YA A DA A DA A DA A Dm Dm Dm Dm DEXIT双双 4 选选 1 数据选择器数据选择器 CC74HC153 CC74HC153 1STA1A01D01D31D21D11ST1Y2Y双双4选选1数据选择器数据选择器CC74HC153逻辑功能示意图逻辑功能示意图 2D02D32D22D12ST2ST两个数据选择器两个数据选择器的公共地址输入端。的公共地址输入端。数据选择器数

49、据选择器 1 的输出的输出数据选择器数据选择器 1 的数的数据输入、使能输入。据输入、使能输入。数据选择器数据选择器 2 的数的数据输入、使能输入。据输入、使能输入。数据选择器数据选择器 2 的输出的输出内含两个相同的内含两个相同的 4 选选 1 数据选择器。数据选择器。EXIT111100011011010000101110000100110000 0000011Y1D01D11D21D3A0A11ST输出输出输入输入 CC74HC153 数据选择器数据选择器 1 真值表真值表1D01D11D21D31ST使能端低电平有效使能端低电平有效111100011011010000101110000

50、100110000 00001D01D11D21D301数据选择器数据选择器 2 的逻辑功能同理。的逻辑功能同理。1ST = 1 时，禁止时，禁止数据数据选择器工作，输出选择器工作，输出 1Y = 0。1ST = 0 时时，数据选择，数据选择器工作。器工作。输出哪一路数据输出哪一路数据由地址码由地址码 A1 A0 决定决定。EXITCC74HC153数据选择器数据选择器输出函数式输出函数式1Y = A1 A0 1D0 + A1 A0 1D1 + A1 A0 1D2 + A1 A0 1D3 = m0 1D0 + m1 1D1 + m2 1D2 + m3 1D32Y = A1 A0 2D0 + A

51、1 A0 2D1+ A1 A0 2D2+ A1 A0 2D3 = m0 2D0 + m1 2D1 + m2 2D2 + m3 2D3EXIT2.82.8选选1 1数据选择器数据选择器1. 8 选选 1 数据选择器数据选择器 CT74LS151 CT74LS151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151的逻辑功能示意图的逻辑功能示意图 8 路数据输入端路数据输入端地址信号地址信号输入端输入端互补输出端互补输出端使能端，低使能端，低电平有效电平有效EXITCT74LS151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151逻辑功能示意图逻辑

52、功能示意图 ST = 1 时禁止时禁止数据选择器工作数据选择器工作ST = 0 时，时，数据选择器数据选择器工作。工作。选择哪一路信号输出选择哪一路信号输出由地址码决定。由地址码决定。8 选选 1 数据选择器数据选择器CT74LS151 真值表真值表 D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D00000101YYA0A1A2ST输输 出出输入输入EXIT因为若因为若A2A1A0=000，则，则因为若因为若A2A1A0=010，则，则Y=D0Y=D2D7D71110D6D60110D5D51010D4D40010D3D3

53、1100D2D20100D1D11000D0D00000101YYA0A1A2ST输输 出出输入输入CT74LS151 输出函数表达式输出函数表达式1 00 00 00 00 01 00 00 0Y = A2A1A0D0 + A2A1A0D1 + A2A1A0D2+ A2A1A0D3+ A2A1A0D4+ A2A1A0D5+ A2A1A0D6+ A2A1A0D7Y = A2A1A0D0 + A2A1A0D1 + A2A1A0D2+ A2A1A0D3+ A2A1A0D4+ A2A1A0D5+ A2A1A0D6+ A2A1A0D7 = m0D0+ m1D1+m2D2+ m3D3+ m4D4+m5D

54、5+ m6D6+ m7D7EXIT主要要求：主要要求： 掌握常用掌握常用MSI组合逻辑电路的设计与分析。组合逻辑电路的设计与分析。6.4 6.4 采用采用MSIMSI的组合逻辑电路的分析与设计的组合逻辑电路的分析与设计掌握掌握MSI组合逻辑电路设计的比较法、扩展法。组合逻辑电路设计的比较法、扩展法。EXIT1用具用具有有n 个地址输入端的中规模集成器件实现个地址输入端的中规模集成器件实现 变量逻辑函数变量逻辑函数（1）用译码器设计组合逻辑电路）用译码器设计组合逻辑电路 由于二进制译码器的输出端能提供输入变量的全部最由于二进制译码器的输出端能提供输入变量的全部最小项，而任何组合逻辑函数都可以变换

55、为最小项之和小项，而任何组合逻辑函数都可以变换为最小项之和的标准的标准式，因此式，因此用二进制译码器和门电路可实现任何组合逻辑函数。用二进制译码器和门电路可实现任何组合逻辑函数。 当当译码器输出低电平有效时，译码器输出低电平有效时，多选用多选用与非门与非门； 当译码器当译码器输出高电平有效时，多选用或门输出高电平有效时，多选用或门。EXIT由于有由于有 A、B、C 三个变量三个变量，故选用故选用 3 线线 - - 8 线线译码器。译码器。 解：解： ( (1) ) 根据逻辑函数选择译码器根据逻辑函数选择译码器 例例 试用译码器和门电路实现逻辑函数试用译码器和门电路实现逻辑函数CCABCBAY

56、选用选用 3 线线 - - 8 线线译码器译码器 74LS138， 并令并令 A2 = A，A1 = B，A0 = C。( (2) ) 将函数式变换为标准与将函数式变换为标准与 - - 或式或式76531mmmmm ABCCABCBABCACBA CCABCBAY ( (3) )根据译码器的输出有效电平确定需用的门电路根据译码器的输出有效电平确定需用的门电路EXITABCYY1Y0Y3Y4Y2Y5Y6Y71STASTBSTCA0A1A274LS138( (4) )画连线图画连线图Y&74LS138 输出低电平有效输出低电平有效，iimY ，i = 0 7因此，将因此，将 Y 函数式变换为函数式

57、变换为76531mmmmmY 7653YYYYY 1采用采用 5 输入与非门输入与非门，其输入取自，其输入取自 Y1、Y3、Y5、Y6 和和 Y7 。EXIT 例例 试用译码器实现全加器。试用译码器实现全加器。解：解： ( (1) )分析设计要求，列出真值表分析设计要求，列出真值表设被加数为设被加数为 Ai ，加数为，加数为 Bi ，低位进位数为，低位进位数为 Ci- -1 。输出本位和为输出本位和为 Si ，向高位的进位数为，向高位的进位数为 Ci 。列出全加器的真值表如下：列出全加器的真值表如下：1111110011101010100110110010100110000000CiSiCi-

58、 -1BiAi输输 出出输输 入入7421mmmmSi 7653mmmmCi ( (3) )选择译码器选择译码器选用选用 3 线线 8 线线译码器译码器 CT74LS138。并令。并令 A2 = Ai，A1 = Bi，A0 = Ci-1。( (2) )根据真值表写函数式根据真值表写函数式EXITY1Y0Y3Y4Y2Y5Y6Y71STASTBSTCAiSiCi- -1A0A1A2CT74LS138CiBi( (4) )根据译码器的输出有效电平确定需用的门电路根据译码器的输出有效电平确定需用的门电路( (5) )画连线图画连线图Ci&Si&74LS138 输出低电平有效输出低电平有效，iimY ，

59、i = 0 7因此，将函数式变换为因此，将函数式变换为74217421YYYYmmmmSi 76537653YYYYmmmmCi EXIT（2 2）用数据选择器实现组合逻辑函数）用数据选择器实现组合逻辑函数 由于数据选择器在输入数据全部为由于数据选择器在输入数据全部为 1 时，输出为时，输出为地址输入变量全体最小项的和。地址输入变量全体最小项的和。 例如例如 4 选选 1 数据选择器的输出数据选择器的输出Y = m0 D0 + m1 D1+ m2 D2+ m3 D3 当当 D0 = D1 = D2 = D3 = 1 时，时，Y = m0 + m1+ m2 + m3 。 当当 D0 D3 为为

60、0、1 的不同组合时，的不同组合时，Y 可输出不同的可输出不同的 最小项表达式。最小项表达式。而任何一个逻辑函数都可表示成最小项表达式，而任何一个逻辑函数都可表示成最小项表达式，当逻辑函数的变量个数和数据选择器的地址当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接输入变量个数相同时，可直接将逻辑函数输入变将逻辑函数输入变量有序地接数据选择器的地址输入端。量有序地接数据选择器的地址输入端。因此因此用数据选择器可实现任何组合逻辑函数用数据选择器可实现任何组合逻辑函数。EXIT CT74LS151 有有 A2、A1 、A0 三个地址输入端，三个地址输入端，正好用以输入三变量正好用以输