函数发生器的设计（硬件

1、函数发生器的设计（硬件）摘要DDS是一种全数字化的频率合成器，由相位累加器、波形ROM、D/A转换器和低通滤波器构成。时钟频率给定后，输出信号的频率取决于频率控制字，频率分辨率取决于累加器位数，相位分辨率取决于ROM的地址线位数，幅度量化噪声取决于ROM的数据位字长和D/A转换器位数。 DDS有如下优点： 频率分辨率高，输出频点多，可达 个频点(N为相位累加器位数)；频率切换速度快，可达us量级； 频率切换时相位连续； 可以输出宽带正交信号； 输出相位噪声低，对参考频率源的相位噪声有改善作用；可以产生任意波形； 全数字化实现，便于集成，体积小，重量轻，因此八十年代以来各国都在研制和发展各自的D

2、DS产品，如美国QUALCOMM公司的Q2334，Q2220；STANFORD公司的STEL-1175，STEL-1180；AD公司的AD7008，AD9850，AD9854等。这些DDS芯片的时钟频率从几十兆赫兹到几百兆赫兹不等，芯片从一般功能到集成有D/A转换器和正交调制器。采用FPGA设计了任意波形发生器（三角波，锯齿波，调频波，调相波，调幅波等）。完成了硬件方面的设计。关键词:直接数字频率合成 任意波形发生器 现场可编程门阵列 硬件部分Function Generator Design（Hardware）AbstraetDDS is an all-digital frequency s

3、ynthesizer, the phase accumulator, waveform ROM, D / A converter and low pass filter constituted. Given clock frequency, the output signal frequency depends on the frequency control word, the median frequency resolution depends on the accumulator, the phase resolution depends on the median line of t

4、he address ROM, amplitude quantization noise depends on the ROM data bit word length and D / A converter bits. DDS has the following advantages: high frequency resolution, the output frequency and more, up to a frequency (N is the phase accumulator bits). frequency switching speed and magnitude of u

5、p to us. phase continuous frequency switching. broadband quadrature signal can be output. output phase noise and low phase noise reference frequency source can alleviate. can generate arbitrary waveforms. all-digital implementation, easy integration, small size, light weight, so since the eighties r

6、esearch and development of all countries in the respective DDS products, such as the United States Q2334, Q2220, STEL-1175, STEL-1180, ADs AD7008, AD9850, AD9854 and so on. The DDS chips clock frequency from several megahertz to several megahertz Hz range, the chip features from the general to integ

7、rated D/A converters and quadrature modulator. FPGA design with arbitrary waveform generator (triangle wave, sawtooth wave, FM waves, phase modulation wave, amplitude, etc.). Completed the hardware design. Keywords: direct digital frequency synthesis arbitrary waveform generator field programmable g

8、ate array hardware 目 录第一章 绪论11.1频率合成的发展历程11.2频率合成器的指标11.3直接数字频率合成技术的现状与应用3第二章 直接频率合成的原理及技术分析52.1 DDS的基本原理52.2 DDS的优点和缺点5第三章 DDS频谱分析以及散杂抑制73.1理想的DDS频谱73.2 非理想状态下的散杂以及抑制方法7第四章 DDS芯片AD9854及其接口电路设计104.1 AD9854基本结构和工作原理104.2 AD9854的工作模式及引脚功能114.3 AD9854的外围扩展12第五章 多波形发生器各个模块的设计145.1 FPGA的概述145.2 控制模块设计155

9、.3 相位累加器的设计165.4 波形RAM的设计165.5 D/A转换器电路的设计17第六章 DDS任意波形函数信号发生器的硬件电路设计与调试196.1 DDS任意波形发生器的总体结构196.2 DDS任意波形发生器各模块的功能及实现206.3硬件的制作与调试25第七章 结论28参考文献29致 谢30第一章 绪论1.1频率合成的发展历程1 频率合成技术起源于上世纪30年代，早期把频率合成技术定义为将一个或多个高精度和高稳定度的基准源，经过混频、倍频和分频等加、减、乘、除运算，产生其它高精度和高稳定度频率源的一种技术，可见，频率合成器的实质是一个频率转换装置。现代频率合成器主要有直接式和间接式

10、两种。早期的频率合成器是由一组晶体组成的晶体振荡器，要输出多少个频率点，就需要多少个晶体。频率的切换由人工来完成，频率的准确度和稳定度主要由晶体来决定，很少与电路有关。后来，这种合成方法被非相干合成的方法所替代。非相干合成法虽然也使用了晶体，但它的工作方式是以少量的晶体产生许多频率。与早期的合成方式相比，成本降低了，而稳定性提高了。但是此项任务非常复杂，而且成本高，不经济，所以后来科学家又提出了相干合成法。相干合成法是由一个准确度和稳定度达到要求的参考源产生许多频率的方法。非相干合成法用了许多晶体振荡器，而相干合成只使用一个参考频率源，因此，在相干合成装置中，输出频率的稳定度和准确度与参考源相

11、同。最早的相干合成法就是直接式频率合成(Direct Frepuency Synthesis)。直接式频率合成器可分为直接模拟式和直接数字式(DDS)。直接式频率合成器的优点是频速度快、相位噪声低等，但结构复杂、且输出频谱中杂散较多。上世纪70年代初，Tierney等人发表关于新型数字频率合成器的研究成果，第一次提出了DDS概念。由于DDS具有超宽的相对带宽、超高的捷变速度、超细的分辨力且输出相位连续，可以输出宽带的正交信号、可编程、全数字化、便于单片集成等优越性能，因此在短短二十年时间里，得到了飞速的发展，其应用也越来越广泛。目前市场上性能优良的DDS产品不断推出，主要有AD公司的系列产品(

12、如AD9858，最高时钟可达10Hz，控制灵活，输出波形丰富等)。我们选用的DDS芯片BTDS52其时钟频率高达25GHz。1.2频率合成器的指标2DDS的基本结构频率控制寄存器相位累加器正弦函数查找表D/A低通滤波器 图 1.1 DDS的基本结构DDS主要由五大部分组成(l)频率控制寄存器(2)相位累加器(3)ROM表(4)D/A(5)低通滤波器相位累加器由N位加法器和N位累加器级联构成。每一个时钟脉冲fo，加法器将控制字k与累加寄存器输出的累加相位数据相加，把相加后的结果送到累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位加法器在时钟作用下，不断对

13、频率控制字进行线性相位累加，每个时钟周期增加k。由此可以看出，相位累加器在每一个时钟输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的输出频率就是输出信号的频率。这里的N是相位累加器的字长，这里的K叫做频率控制字。相位累加器的输出作为ROM表的地址，查找表中的每一个地址代表一个周期的波形的一个相位点，每个相位点对应一个量化整幅值.因此，这个查表相当于一个相位/振幅变换器，它将相位累加器的相位信息映射成数字振幅信息，这个数字振幅值就作为D/A变换器的输入。需要指出的是因为波形ROM的存储容量有限，相位累加器的字长一般不等于ROM地址线的位数。因此在这个过程当中也又

14、会引入相位截断误差。D/A转换器将波形ROM输出的幅度量化序列转化成对应的电平输出。将数字信号转换成模拟信号。但输出波形是一个阶梯波形，必须经过抗镜像滤波，滤除输出波形中的镜像毛刺能得到一个平滑的波形。抗镜像滤波器一般是一个低通滤波器，它要求在输出信号的带宽内有较平坦的幅频特性，在输出镜像频率处有足够的抑止。ROM波形表相位量化序列（地址）波形幅度量化序列（数字）图1.2 ROM波形表 正确理解、使用与设计频率合成器，首先应对它提出合理的质量指标。频率合成器的使用场合不同，对它的要求也不全相同。大体说来，有如下几项主要技术指标：频率范围、频率稳定度、频率分辨率和准确度、频率转换时间、频谱纯度（

15、杂散输出或相位噪声），等等。合成器的体积、重量、功耗与成本等，就是由这些指标决定的。(1)输出频率的范围这是指频率合成器的工作频率范围，视用途而定，有短波、超短波、微波等频段。(2)频率稳定度指的是输出频率在一定时间间隔内和标准频率偏差的数值，它分长期、短期和瞬间稳定度三种。(3)频率分辨率频率稳定度是指在规定的时间间隔内，合成器频率偏离规定值的数值，是输出频率的最小间隔。(4)频率转换时间指频率转换后，达到稳定工作所需要的时间。(5)频谱纯度频谱纯度以杂散分量和相位噪声来衡量，杂散分为谐波分量和非谐波分量两种，主要由频率合成过程中的非线性失真产生;相位噪声是衡量输出信号相位抖动大小的参数。(

16、6)调制性能指的是频率合成器是否具有调幅(AM)、调频(FM)、调相(PM)等功能。频率合成器的实现方法大体可以分成三种:直接频率合成、间接频率合成、直接数字频率合成。1.3直接数字频率合成技术的现状与应用3 DDS不仅可以产生正弦波同时也可以产生任意波，这是其他频率合成方式所没有的。任意波在各个领域特别是在测量测试领域有着广泛的应用。DDS在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。DDS是一个开环系统，无任何反馈环节，频率转换时间主要由LPF附加的时延来决定。如fc10MH

17、z，转换时间即为100ns，若时钟频率升高，转换时间将缩短，但不可能少于数字门电路的延迟时间。目前，DDS的调谐时间一般在ns级，比使用其它的频率合成方法都要短数个数量级。由ffominfc/2N可知，只要增加相位累加器的位数N即可获得任意小的频率调谐步进。大多数DDS的分辨率在Hz，MHz甚至Hz的数量级。DDS系统中合成信号的频率稳定度直接由参考源的频率稳定度决定，合成信号的相位噪声与参考源的相位噪声相同。而在大多数DDS系统应用中，一般由固定的晶振来产生基准频率，所以其相位噪声和漂移特性是极为优异的。同样因DDS是一个开环系统，故当一个转换频率的指令加在DDS的数据输入端时，它会迅速合成

18、所要求的频率信号，在输出信号上没有叠加任何电流脉冲，输出变化是一个平稳的过渡过程，而且相位是连续变化的，这个特点也是DDS独有的。DDS的最低输出频率是所用的时钟频率的最小分辨率或相位累加器的分辨率。奈奎斯特采样定理保证了在直到该时钟频率一半的所有频率下，DAC都可以再现信号，即DDS频率的上限fomax由合成器的最大时钟频率fc决定（fomaxfc/2）。DDS中几乎所有的部件都属于数字信号处理器件，除DAC和滤波器外，无需任何调整，从而降低了成本，简化了生产设备。近几年超高速数字电路的发展以及对DDS的深入研究其已广泛应用于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪表工业等领域

19、。第二章 直接频率合成的原理及技术分析2.1 DDS的基本原理DDS基本结构图：L位累加器累加寄存器波形存储器ROMD/A转换器LPF图 2.1 DDS 原理框图DDS 是根据正弦函数的产生从相位出发用不同的相位给出不同的电压幅度最后经过滤波平滑输出需要的频率图2.1 所示是一个基本的DDS 电路的工作原理框图它是以数控振荡器的方式产生频率相位可控制的正弦波电路一般包括基准时钟频率累加器相位累加器幅度/相位转换电路D/A转换器和低通滤波器LPF ,基准时钟是一个稳定的晶体振荡器它用来同步合成器的各组成部分累加器类似于一个简单的计数器它由许多级联的加法器和寄存器组成相位累加器对信号进行累加运算对

20、代表频率的二进制码进行累加运算是典型的反馈电路产生累加结果Y 幅度/转换电路实质上是一个波形存储器以供查表使用从图中可看出DDS 系统除了滤波器之外全部是数字集成电路因此容易集成化和小型化。42.2 DDS的优点和缺点5DDS的优点(l)输出频率相对带宽较宽输出频率带宽为50%fs(理论值)，但考虑到低通滤波器的特性和设计难度以及对输出信号的散杂抑制，实际输出带宽仍可达到40%fs。(2)频率转换时间短DDS是一个开环系统，无任何反馈环节这种结构使得DDS的频率转换时间极短。事实上，在DDS频率控制字改变之后，需经过一个时钟周期后按照新的相位增量累加，才能实现频率的转换。因此，频率时间等于频率

21、控制字的传输时间，也就是一个时钟周期的时间。时钟频率越高，转换时间越短。DDS的转换时间可达纳微秒级数量级，比使用其他的频率合成方法都要短数个数量级。(3)频率分辨率高若时钟fs的频率不变，DDS的频率分辨率就是由相位累加器的位数N决定。只要增加相位累加器的位数N即可获得任意小的频率分辨率。目前，大多数DDS的分辨率在 1Hz数量级，许多小于 1mHz甚至更小。(4)相位变化连续改变DDS输出频率，实际上改变的是每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续。(5)输出波形的灵活性只要在DDS内部加上相应控制如调频控制FM，调相

22、控制PM和调幅控制AM，即可以方便灵活实现调频，调频和调幅等功能，产生FSK，PSK，ASK，和MSK等信号。另外，只要在DDS的波形存储器存放不同波形数据，就可以实现各种波形的输出，如三角波，锯齿波和矩形波甚至是任意波形。当DDS的波形存储器分别存放正弦和余弦函数表时，即可得到正交的两路输出。(6)其他优点由于DDS中几乎所有部件都属于数字电路，易于集成，功耗低，体积小，重量轻，可靠性高，且易于程控，使用相当灵活，因此性价比极高。DDS的缺点(l)工作频带受限 根据DDS 的结构和工作原理DDS 的工作频率要受到器件速度的限制和基准频率有直接的关系但随着目前微电子水平的不断提高DDS 工作频

23、率也有很大的提高例如采用CMOS 工艺的DDS 工作频率以由过去的几十MHz 到目前的300MHz 采用ECL 工艺的DDS 工作频率以由过去300MHz左右到目前的1.6GHz 而采用GaAs 工艺则可达到4GHz左右再过几年DDS 的输出频率可能达到4GHz 左右其应用范围将非常广泛。(2)输出散杂大 杂散抑制差这是DDS 的一个主要的缺点由于DDS 一般采用了相位截断技术它的直接后果是给DDS 的输出信号引入了杂散同时波形存储器中波形幅度量化所引起的有效字长效应和D/A 的非理想特性也都将对DDS 的杂散抑制性能产生很大的影响但目前DDS 采用了许多新的抑制杂散办法以及新器件结构的不断出

24、现DDS 的杂散抑制水平也不断提高例如抖动技术破坏了误差的周期性从而使频谱特性得到了很大的提高。第三章 DDS频谱分析以及散杂抑制3.1理想的DDS频谱7 DDS的相位噪声主要由参考时钟信号的性质、参考时钟频率和输出频率之间的关系以及器件本身的噪声基底决定。从理论上，输出信号的相位噪声会对参考时钟信号的相位噪声的改善。但在实际工程中，必须要考虑包括相位累加器、ROM、和DAC等在内的各部件噪声特性对DDS相位噪声性能的限制。 理想的DDS是满足如下三个条件的DDS:1.相位累加器的输出全部用来做寻址ROM的地址码;2.ROM存储幅值的没有量化误差;3.DAC不存在转换误差即DAC分辨率无穷大。

25、3.2 非理想状态下的散杂以及抑制方法 DDS散杂来源： 以上所述是理想情况下DDS输出的频谱特性，实际上由于ROM的地址线的宽度与相位累加器的长度往往是不相等的，这样就产生了相位截断误差。另外存放在ROM中的幅度量化数据由于ROM的字长有限，必然会带来幅度量化误差。所以DDS输出的实际频谱一定要考虑到这两个因素。除此之外D/A转换器的非线性也会影响到DDS的输出频谱p（n）。我们主要考虑相位截断误差p（n）和幅度量化误差M（n）对DDS输出频谱的影响。我们可以构造DDS散杂模型如下图所示：L位相位累加器+幅度转换ROM表+DAC+Ep(n)Em(n)Ep1(n)图3.1 DDS杂散模型修正频

26、率控制字K使之与了互质。若设法满足(K，2N)=1，即使K与2N互质，可使散杂得到近4db的改善。实际上只要强制K为奇数，即能保证其与了的互质，这些散杂的改善是Nicholas对DDS散杂进行深入理论研究的结果 抖动注入技术 抖动注入的应用由多种方式，可以对输入频率控制字K加抖;可以对ROM的寻址地址加抖，即相位抖动注入;还可以对D/A前的数据进行幅度加抖，即幅度加抖，即幅度抖动注入。这些抖动注入在DDS中的应用如下图所示。频率所存+相位累加器+ROM正弦表+DAC频率抖动器相位抖动器幅度抖动源图3.2 抖动注入DDS的应用 DDS新的结构改进及其应用通过前面的介绍可以看到，人们对由相位截断和

27、数据量化引起的散杂噪声己有深入的认识，并相应地找到了诸多有效的散杂抑制方法。这样，D/A转换器的性能就成了抑制DDS输出信号频谱质量的决定因素。因此，今天的DDS产品能工作在GHz时钟频率是近年来DDS专家对DDS制造工艺和电路结构改进的结果。但是，工艺的完善并不能彻底解决DAC的瞬态毛刺和非线性这些固有的缺陷，而且这些问题还会随着温度变化，电路工艺引入的数字噪声馈通等发生随机变化，它们所带来的输出信号谱质劣化很难改善。Kushne:等在对上述因素作出定性分析后，提出了一种平衡DACDDS结构如下图所示:相位累加器ROM 正弦表取反DAC1LPFDAC2+图3.3 平衡DACDDS结构这种结构

28、中两个完全相同的DAC输出相减，将反相的信号相叠加，而将同相的干扰相抵消，容易就获得10db以上的散杂改善，同样可以在数字波形产生器中应用。另外，Kushner还提出一种合成DDS结构。这种结构通过差动调制技术将高速低分辨率的相位累加器和移相器组合起来，低速电路实现对输出频率的细调, DDS由DAC带来的散杂会有所改善。第四章 DDS芯片AD9854及其接口电路设计4.1 AD9854基本结构和工作原理8AD9854是应用先进的DDS技术的高集成度的数字频率合成器,它内部集成两个高速的高性能的D/A转换器来完成数字可编程频率合成功能，对应于精确的外部时钟源，AD9854可以产生稳定，频率，相位

29、，幅度都可编程的正弦或余弦信号源从而广泛应用于通信，雷达以及各种场合。AD9854先进的高速DDS具有48bit的频率字，17bit的相位截断保证有很好的SFDR，AD9854电路结构能够同时产生正交的频率达150MHz的信号，而却可以在数字控制的方式下改变100M次输出信号的频率。输出的正弦信号可以由内部的比较器转变为方波输出而用作时钟发生器。AD9854有14bit的相位寄存器和一个引脚用作BPSK操作。在更高的PSK操作时，用户可以由I/O接口改变相位。两个12位的DAC与DDS结构一起具有出色的宽带和窄带SFDR。Q-DAC可以当作由用户编程控制的DAC。AD9854的4x-20x参考

30、时钟倍乘器可以在外部低频时钟输入下产生300M的系统时钟，这为用户单独不化很大的代价获得300M的系统时钟提供了方便。AD9854采用了先进的0.35um的CMOS工艺技术,使得在高性能的情况下只要求单路3.5V供电。 它的主要结构和功能：300M内部时钟，FSK BPSK PSK chirp FM操作，集成双DA，高速比较器，4至20可编程时钟倍乘器，两个48bit可编程频率寄存器，两个14位相位补偿寄存器，单引脚FSK、BPSK数据接口，10M 2线串行通信或3线SPI兼容通信或100M8位可编程并行通信，3.3v单路供电，单相或差分时钟输入，80引线LQFP封装。典型应用:1.可编程时钟

31、发生器；2.雷达扫描系统的信号源；3.测量设备。起始频率控制字频率增量控制字频率累加器相位累加器正弦值存储器数模转换器图4.1 AD9854基本功能结构4.2 AD9854的工作模式及引脚功能AD9854具有5种可编程的工作模式，由控制寄存器的其中3位来选择，在每一种模式下，并不具有AD9854所有的功能。表4-1列出了每种工作模式下所支持的功能:表4.1 AD9854 工作模式ModeModeMode工作模式000SINGLE-TONE001FSK010RAMPED FSK011CHIRP100BPSK对AD9854的使用主要由用户编程来决定，用户对芯片内部各种寄存器的读写以及外围电路的配合

32、来满足用户的各种应用场合。用户可以根据该表对芯片内部的48bit的频率转换寄存器分6次写入频率转换字，再写入控制寄存器的值;在模式011和模式100下，还要配合29引脚实现FSK和BPSK，控制寄存器在编程时起很大的作用，它的每一位都控制着芯片的操作，每一位所代表的意义如下:28:1:节电模式有效27：0：默认 1：结束工作等待复位26：0：Q DAC 节电模式有效25：1：DAC 节电模式有效24：1：数字模块节电模式有效23：0：默认22：1：PLL VCO高增益21：1：PLL旁路字20-16：PLL 倍乘器倍数选择15：1：清除相位累加器1的内容14：1：清楚相位累加器1和2的内容13

33、：1：F1-F2的连续频率扫描12：DAC选择 1：选Q DAC11-9 模式选择000：单模式001：FSK模式010：斜变 FSK模式011：CHIRP 模式100：BPSK 模式8：1：I/O输出 0：I/O输入7：0：保留6：1：不使用转化滤波器 0：使用转化滤波器5-4： 0：（默认） 用户编程选I和Q通路 1：自动选I和Q通路3：0：保留2：0：保留1：0;MSB 1:lSB0: 0：SDO无效 1：SDO有效4.3 AD9854的外围扩展 在对AD9854的使用中，常常要与MCU和DSP一起使用，要控制AD9854芯片使其输出一定频率的波，就必须设计一个与AD9854的接口通过这

34、个接口向AD9854送控制字。我们先来看一下AD9854与MCU接口的一些特性。AD9854的控制字一共有48bit，配置AD9854的方法可以分为并行的和串行的两种。S/P引脚置高电平时，选择了平行1/0方式，1/0口于标准工业DSP或微处理器兼容，六位地址线，八位双向的数据线，独立的读写信号控制输入组成了I/O口.并口I/O操作允许在一次I/O操作中以100M的时钟速率完成对任意一个寄存器进行写操作，但不能保证在同样的时钟速率下完成对寄存器的读操作。当S/P引脚置低电平时，就选择了串行I/O方式，AD9854串口是一个灵活的，同步的串行通信接口，容易与工业标准的微处理器进行通信，该串口可以

35、与大多数同步传输方式兼容，支持Motorola6905/11SPI和Intel8051SSR协议.该接口可以通过单引脚(SDIO)对芯片内部的12个寄存器进行读写配置，或者通过双向引脚(SDIO/SDO)进行数据的输入输出。第五章 多波形发生器各个模块的设计5.1 FPGA的概述FPGA(现场可编程门阵列)与CPLD(复杂可编程逻辑器件)都是可编程逻辑器件，它们是在PAL、GAL等逻辑器件的基础之上发展起来的。同以往的PAL、GAL等相比较，FPGA、CPLD的规模比较大，它可以替代几十甚至几千块通用IC芯片。这样的FPGA、CPLD实际上就是一个子系统部件。这种芯片受到世界范围内电子工程设计

36、人员的广泛关注和普遍欢迎。经过了十几年的发展，许多公司都开发出了多种可编程逻辑器件。比较典型的就是Xilinx公司的FPGA器件系列和Altera公司的CPLD器件系列，它们开发较早，占用了较大的PLD市场。通常来说，在欧洲用Xilinx的人多，在日本和亚太地区用ALTERA的人多，在美国则是平分秋色。全球PLDFPGA产品60以上是由Altera和xilinx提供的。可以讲Altera和Xilinx共同决定了PLD技术的发展方向。当然还有许多其它类型器件，如：Lattice、Vantis、Actel、Quicklogic、Lucent等。尽管FPGA、CPLD和其它类型PLD的结构各有其特点

37、和长处，但概括起来，它们是由以下三大部分组成的。逻辑单元：为一个二维逻辑块阵列，构成了PLD器件的逻辑组成核心；连线资源：连接逻辑块的互连资源；输入输出块：由各种长度的连线线段组成，其中也有一些可编程的连接开关，它们用于逻辑块、逻辑块与输入输出块之间的连接。对用户而言，CPLD与FPGA的内部结构稍有不同，但用法一样，所以多数情况下，不加以区分。FPGA、CPLD芯片都是特殊的ASIC芯片，它们除了具有ASIC的特点之外，还具有以下几个优点：1随着VISI(Very Large Scale IC，超大规模集成电路)工艺的不断提高单一芯片内部可以容纳上百万个晶体管，FPGA、CPLD芯片的规模也

38、越来越大，其单片逻辑门数已达到上百万门，它所能实现的功能也越来越强，同时也可以实现系统集成。2FPGA、CPLD芯片在出厂之前都做过百分之百的测试，不需要设计人员承担投片风险和费用，设计人员只需在自己的实验室里就可以通过相关的软硬件环境来完成芯片的最终功能设计。所以，FPGA、CPLD的资金投入小，节省了许多潜在的花费。3用户可以反复地编程、擦除、使用或者在外围电路不动的情况下用不同软件就可实现不同的功能。所以，用FPGAPLD试制样片，能以最快的速度占领市场。FPGA、CPLD软件包中有各种输入工具和仿真工具，及版图设计工具和编程器等全线产品，电路设计人员在很短的时间内就可完成电路的输入、编

39、译、优化、仿真，直至最后芯片的制作。当电路有少量改动时，更能显示出FPGA、CPLD的优势。电路设计人员使用FPGA、CPLD进行电路设计时，不需要具备专门的ic(集成电路)深层次的知识，FPGA、CPLD软件易学易用，可以使设计人员更能集中精力进行电路设计，快速将产品推向市场。DDS系统主要是由数字电路组成，完全可以利用中、小规模通用数字集成电路的组合来实现。但是利用通用数字集成电路实现的DDS，不仅结构复杂，而且由于调整数字电路的高频和电磁兼容性问题突出，电路设计也比较困难，其性能很难满足设计要求。随着近年来现代电子技术和大规模集成电路的飞速发展，一种新型的数字器件现场可编程门阵列(Fie

40、ld Programmable Gate Array)得到飞速的发展。它不仅具有很高的速度和可靠性，而且具有用户可重复定义的逻辑功能即可重复编程的特点。FPGA的应用不仅使得数字电路系统的设计非常方便，而且还大大缩短了系统研制的周期，缩小了数字电路系统的体积和所用芯片的品种。它的时钟频率已可达到几百兆赫兹，加上它的灵活和高可靠性，非常适合用于实现系统的数字电路部分。高集成度、调整和高可靠性是FPGA最明显的特点，其时钟延迟可达纳秒级，结合其并行工作方式，在超高速应用领域和实时测控方面有非常广阔的应用前景。由于它的高集成度，几乎可以将整个系统下载同一芯片中，实现所谓的片上系统，从而大大缩小产品的

41、体积，提高系统的可靠性。5.2 控制模块设计 控制模块主要解决DDS与单片机的接口问题在FPGA的实现中，主要设计了3个模块，一个是输入寄存器模块，用于接收单片机写入的频率控制字；另一个为地址选择模块，单片机根据不同的地址来选择FPGA中各模块进行工作；第三个是地址锁存模块，用于解决单片机P0口地址和数据线复用的问题地址锁存模块相位累加器地址选择模块输入寄存器模块波形RAM图5.1 控制模块 输入寄存器模块主要是为了接收单片机写入的频率控制字，在设计中，DDS采用了32位的相位累加器，选用的是8位单片机，这样，对于每个频率控制字，单片机要分4次分别写入。地址选择模块直接用一个38译码器实现地址

42、选通的功能。地址锁存模块选用的单片机为51系列单片机，其P0口既作为数据口，又作为地址总线的低8位，因此在使用时，需要将地址信号从分时复用的地址数据总线中分离出来 选用8D锁存器74LS373来作地址锁存器。5.3 相位累加器的设计 按照设计的要求，任意波形发生器的频率分辨率要达到10 MHz，输出最大频率要达到15 MHz，同时考虑到FPGA本身的特性，该任意波形发生器采用的系统时钟是40 MHz，相位累加器为32 bit，这样fmin=fc /2n, fmin=9.3110-3HZ.本设计选用的FPGA器件是EPI C3T144C8，通过仿真，当直接采用32 bit累加器的时候，系统时钟最

43、大只能达到约25 MHz 显然是达不到设计要求的，所以必须改进相位累加器的结构，使之达到更高的工作速度 在时序电路设计中为了提高工作速度，流水线结构是一种常用的设计方法.累加器采用流水线结构来实现，把一个位数很长的加法，拆成N个位数较短的加法，在N个时钟周期内做完，然后输出结果采用流水线结构以后， 由于加法器的字长变短了，对于FPGA来讲，加法器字长变短，对于提高工作频率是十分有帮助的。下面详细介绍一下，累加器的流水结构是如何实现的。 一个字长为N 的累加器可以分成m个n位的累加器来做，则累加器字长为N=mn 由于m个n位的累加器之间存在进位关系。所以显然不能在一个周期内全部作完。这样就采用流

44、水的思想，将高位的累加器相比低位的累加器延时一个时钟周期做累加，这样等高位累加器进行累加的时候，低位累加器已经计算出了进位值，当然为了保证输出的正确性，低位累加器的输出结果必须做相应的延时后再输出，这样可以保证和高位累加器结果在同一时刻输出这样做的结果是，一个值进入累加器后，要经过m级的延时，最高位累加器的结果才能计算出来，而最后的结果必须等最高位累加器计算出结果后才能输出。这样输入加入后要经过m级的延时才能得到输出结果。但是这并不影响DDS相位累加器的工作DDS累加器输出的相位序列，除了有m个时钟周期的延时之外，结果不会发生任何变化，而工作速度却大大提高了。 运用流水线结构对相位累加器进行设

45、计，当m=8，n=4的情况下，相位累加器的工作频率是最高的，达到了约70 MHz，已经达到了设计要求。5.4 波形RAM的设计 这个模块首先要确定波形ROM的深度和字长。波形ROM的深度和字长与很多因素有关系。先考虑字长，由于我们选择的DAC的位数为10。10位的DAC理论上可以达到66DB的信噪比，这对我们的设计要求己经足够了。这样RAM的字长很明显应该和DAC的字长相同。根据第二章的结论从噪声功率的角度看波形RAM的地址线的位数应该等于或者略大于D/A字长加2。由于我所采用的FPGA内部RAM最大可配置为40960个bit即4096x10bit.这样刚好满足地址线位数等于字长加2的关系。所

46、以波形RAM设计位字长10bit，地址线12位。 针对任意波形发生器与普通DDS的不同，波形RAM的设计主要要求，RAM具有读写两个端口，这样可以通过两套地址系统，方便的进行RAM内容更新，即写操作;幅度量化序列的发生，即读操作。结合Altera公司的FPGA的特点我们选择EPIK50TC144这个芯片内部的双口RAM来完成这个功能。如图5.2所示RAMDataWraddressWrenRdaddressRdenWrclockq9.0图5.2 DDS读写示意 芯片内部的双口RAM具有读地址和写地址两组地址线，数据线也分成了读数据线和写数据线两组。这样波形RAM的设计就非常简单了，将写数据线、写

47、地址线和单片机的数据线、地址线相连，用单片机更新波形RAM中的数据:将读地址线和读数据线分别与相位累加器和DAC相连，读数据线上即输出了幅度量化序列。 此外由于波形RAM的字长是10bit,而我们采用的单片机是8位机，在单片机与波形RAM的接口上还需要有一个接口电路。这个接口电路比较简单，也就是1Obit数据由单片机分两次写入先写入低8位然后再写入高2位，当高2位写入后和低8位一起组成一个10位的数据一起写入波形RAM中。5.5 D/A转换器电路的设计 从波形RAM中读出的幅度量化数据还只是一个数字信号，要得到最后的输出信号必须经过数模转换器。因此在波形RAM之后要设计一个D/A转换电路。D/

48、A转换电路的设计首先是要选择一款合适的D/A转换芯片。D/A转换芯片种类繁多。选择D/A转换芯片要根据很多因素来确定，最主要的就是要考虑字长和转换速度。由于波形RAM的字长是10bit，所以我们只能选择10bit的D/A转换器。又考虑到，由于任意波形发生器的系统时钟己经设计为40MHz必须选择一款转换速率大于40MHZ的D/A转换器。考虑到速度和与波形RAM的接口，D/A转换器应当采用并行的。 根据以上这些条件我选用了AD公司的AD9760芯片。以下是AD9760的基本性能:（1）最高转换速率125MHz（2）10位输出（3）输出位40MHz的时候无杂散动态范围大于52DB（4）差分输出，满刻

49、度电流2mA-20mA可调（5）5V供电时功耗位175mW，3V供电是功耗位45mW，休眠时功耗位25mW第六章 DDS任意波形函数信号发生器的硬件电路设计与调试6.1 DDS任意波形发生器的总体结构 DDS任意波形发生器主要可以分为以下几个部分:(1)主控机部分(2)数字波形合成部分(3)系统D/A部分(4)滤波器部分(5)同步、方波及预衰减器部分(6)输出放大及衰减部分(7)用户界面部分(8)外部信号接口部分(9)电源部分。系统总框图如下图所示。同步方波预衰减调幅输出放大及衰减系统DA滤波器用户界面数字波形合成主控机外部信号接口电源图6.1 系统总框图 主控机是整个系统的控制中心，主控机主

50、要完成以下一些工作:(l)控制并配合数字波形合成部分产生各种任意波形及调制信号(2)控制系统D/A产生各个控制电平(3)控制并接收一些外部信号(4)与用户界面进行通信，执行用户界面发出的指令。 系统D/A产生了系统所需要的各个控制电平，通过这些控制电平就可以调节输出信号的某些参数。信号的幅度、偏移等都受到这些控制电平的控制。这个模块还产生了幅度调制所需的调制波形。 数字波形合成部分是整个系统的核心部分，任意波形、FM、PSK、FSK、碎发等信号都是由这个模块数字合成的。数字信号通过D/A转换器变成模拟波形，再通过滤波器就产生了所需要的各种信号。 数字合成的信号通过衰减器改变幅度，同时产生和所发

51、信号相对应的同步信号。数字波形合成模块所提供的载波和系统D/A所提供的调制波形通过一个模拟乘法器就实现了幅度调制。 从前级模块中输出的信号幅度和功率都很小，为了能使输出能够带动负载，必须经过电压和功率放大，再经过输出衰减器控制其输出幅度，然后才可以输出。主控机的工作受到用户界面的控制。用户界面主要由输入、输出两个部分组成，输入部分采用了键盘和拨码盘;输出部分采用了VFD屏输出。通过键盘和拨码盘输入控制指令，选择不同的工作方式，改变输出参数。输出部分则显示当前的工作状态和参数，提示当前的操作状态。通过用户界面实现了从操作者的指令到主控机的控制信号的转化。此外，还有一部分电路用于对外部输入信号和内

52、部输出信号进行调理，使其符合一定的要求能够输入或者输出。这些电路包括外触发的整形电路，外调幅的调理电路等。当然还必须有一个电源模块为各个器件提供其工作所需要的电压。下面逐一介绍各个模块的功能及其实现。6.2 DDS任意波形发生器各模块的功能及实现 主控机模块 主控机是整个系统的控制核心，它控制协调着其它各个模块工作。主控机采用的是华邦公司的78E58单片机。该单片机是属于51系列单片机。指令集与标准的51指令集完全兼容，内置64K程序存储器。工作频率最高可达40MHz。下面详细介绍一下主控机和其它模块之间的接口。 单片机与其余模块的接口信号图6.2所示。单片机与数字波形合成模块的接口是通过访问

53、数字波形合成模块的寄存器来实现的。数字波形合成模块内的每一个控制寄存器都分配了一个固定的地址，对于单片机来说对该模块的控制实际上就是对这个地址写入相应的控制字或者是数据。图6.2 单片机与其余模块接口单片机的地址分配表表6.1 单片机地址分配表地址功能0000H-1fffH波形RAM地址27ffH输入触发次数使能2fffH频率寄存器使能37ffH写调制RAM使能3fffH写相位字使能8fffHAD9854使能9fffH控制寄存器1使能AfffH控制寄存器2使能CfffH频率字计算模块写使能d3ffH频率字最高位DfffH频率字最低位按照表中所列出的地址写入控制命令或者是参数，数字波形合成模块就

54、会按照命令和参数输出相应的波形。 系统需要提供多组控制电平信号，显然不可能为每个控制电平分配一个D/A转换器。所以这里采用了采样保持原理。将一个D/A转换器输出的电平，通过一个组采样保持放大器，产生一组控制电平。采样保持器需要不停的刷新才能保持电平。D/A对采样保持模块的定时刷新都是受单片机控制的，单片机与系统D/A模块的接口是通过串行口的同步移位的方式实现的。 单片机除了和受它控制的各个模块之间有接口外，还必须能够接受用户界面的命令并对其做出反馈，因此单片机必须要能够和用户界面通信。一般来说单片之间的双机通信最简单的方式就是通过异步串行口进行，但是由于单片机的异步串行口己经被占用所以必须考虑

55、用别的方式进行通信。我们选用的还是串行的方式，通过通用I/O口自己定义了一种通信的方式如图6.3所示。当从单片机要向主单片机传数据的时候通过信号1向主单片机发出中断请求。主单片机响应中断请求以后进入中断服务程序，然后主单片机在中断服务程序中再通过信号2去中断从单片机，从单片机响应中断后通过信号3发时钟信号4发数据，将数据以串行方式发送到主单片机，当发送完成后发送一个特定字节作为结束符号。主单片机收完以后通过信号4发给从单片机一个确认信号，然后主单片机退出中断，从单片机在收到确认信号以后也随之退出中断。如果主单片机要向从单片机发信号，过程也是一样的。这样的通信方式建立起来以后，主单片机和从单片机

56、之间还要确定一个通信协议。键盘输入的信息，通过从单片机转，换成一定的命令字并将命令字传给主单片机，主单片机根据通信协议就可以执行相应的操作。这样就可以通过键盘这个人机界面来控制系统的工作模式，设定工作参数了。主单片机从单片机键盘显示图6.3 并行方式，I/O口自定义 系统D/A模块系统D/A模块为系统提供了一组控制电平，这些控制电平包括:(1)方波占空比控制电平(2)方波幅度控制电平(3)输出偏移控制电平(4)输出波形幅度控制电平(5)AM偏移控制电平(6)调制深度控制电平。显然这6个控制电平，不可能分别用6个D/A来产生。所以这里采用了采样保持，定时刷新的方法。下图是系统D/A的结构简图。系统D/A模块主要由一个串行D/A转换器、数据选择器和采样保持电路组成。主单片机通过三个信号控制系统D/A，在单片机