XILINX语法约束举例说明

1、XILINX语法约束举例说明序号页码关键字举例及描述1.10TIMESPEC/FROM TOTIMESPEC TS01=FROM FFS TO FFS 30;时序约束TS01规定从触发器到触发器的最大时间为30ns2.10TIMESPEC/FROM TOTIMESPEC TS02=FROM LATCHES TO LATCHES 25;时序约束TS02规定从锁存器到锁存器的最大时间为25ns3.10TIMESPEC/FROM TOTIMESPEC TS03=FROM PADS TO RAMS 70;时序约束TS03规定从引脚到RAMS的最大时间为70ns4.10TIMESPEC/FROM TOT

2、IMESPEC TS04=FROM FFS TO PADS 55;时序约束TS04规定从触发器到引脚的最大时间为55ns5.10TIMESPEC/FROM TOTIMESPEC TS01 = FROM BRAMS_PORTA TO BRAMS_PORTB(gork*);时序约束TS01规定所有符合下列所有条件的路径：1）从BRAMS_PORTA端口输出；2）从BRAMS_PORTB端口输入，并且BRAMS_PORTB端口的输出需要驱动与gork*相匹配的信号。6.10NET/TNM_NETNET X TNM_NET = BRAMS_PORTA groupA;时序分组groupA包含所有由网络X

3、驱动的BRAMS_PORTA端口路径。7.10NET/TNM_NETNET X TNM_NET = BRAMS_PORTB( dob* ) groupB;时序分组groupA包含所有符合下列所有条件的BRAMS_PORTB路径：1) 由网络X驱动的BRAMS_PORTB端口；2) BRAMS_PORTB至少需要驱动1个与dob*匹配的信号。8.10INST/TNMINST Y TNM = BRAMS_PORTB groupC;时序分组groupC包含所有实例Y下的BRAMS_PORTB的端口。9.10INST/TNMINST Y TNM = BRAMS_PORTA( doa* ) groupD

4、;时序分组groupD包含所有符合下列所有条件的路径：1）属于实例Y下的BRAMS_PORTA的端口；2）BRAMS_PORTA至少需要驱动1个与doa*匹配的信号。10.10TIMEGRPTIMEGRP groupE = BRAMS_PORTA;时序分组groupE包含所有双端口RAM单元中的A端口。相当于BRAMS_PORTA ( * )11.10TIMEGRPTIMEGRP groupF = BRAMS_PORTB( mem/dob* );时序分组groupF包含所有双端口RAM单元中的，输出端驱动信号中包含mem/dob*信号的B端口12.10名字限定语法predefined grou

5、p (name_qualifier name_qualifier ) 预定义组名字限定语法。其中name_qualifier是包含全部层级的，并由相应原语驱动的网络。13.22NET/TNM_NETNET netname TNM_NET=predefined_group identifier;14.29Verilog(*attribute_name*)默认值为1。与(*attribute_name=1*)意义相同。15.29Verilog(* clock_buffer = IBUFG *) input CLK;16.29Verilog(* INIT = 0000 *) reg 3:0 d_ou

6、t;17.29Verilogalways(current_state or reset)begin (* parallel_case *) (* full_case *)case (current_state)18.30Verilog(* mult_style = pipe_lut *) MULT my_mult (a, b, c);19.32疑问NET $SIG_0 MAXDELAY = 10;NET $SIG_1 MAXDELAY = 12 ns;疑问：上面是否应将$SIG_0 MAXDELAY改为$SIG_0 MAXDELAY20.33EXCEPTTIMEGRP input_pads=P

7、ADS EXCEPT output_pads;时序分组input_pads是除output_pads分组外的所有引脚。21.33保留字NET net OFFSET=IN 20 BEFORE CLOCK; 错误NET net OFFSET=IN 20 BEFORE CLOCK; 正确NET $SIG_0 OFFSET=IN 20 BEFORE CLOCK; 正确NET OUTSIG1 OFFSET=IN 20 BEFORE CLOCK; 正确22.33通配符NET *AT? FAST;将倒数第3、2个字符为AT的所有网络设置为高速属性。23.33通配符INST $1I3*/ROM2 INIT=5

8、555;将指定ROM的初始值设置为16进制的5555。24.33通配符INST /loads_of_logic/* LOC=SLICE_X*Y8;25.34HierarchyUCF Design HierarchyUCF设计的层级举例26.35多重约束INST myInst LOC = P53 | IOSTANDARD = LVPECL33 | SLEW = FAST;蒋实例myInst放置在引脚P53，IO标准为LVPECL33，摆率设置为高速27.53OFFSET IN/VALID/BEFOREOFFSET = IN value1 VALID value2 BEFORE clock;全局约

9、束，信号应在时钟clock之前value1时间有效，并且需要保持value2时间。28.53TNM_NETNET SysCLk TNM_NET = SysClk;将由SysCLk网络驱动的路径定义到分组SysClk;29.53TIMESPEC/ PERIOD/HIGHTIMESPEC TS_SysClk= PERIOD SysClk 5 ns HIGH 50%;对分组SysClk进行周期时序约束，周期5ns，占空比50%30.53OFFSET IN/VALID/BEFOREOFFSET = IN 5 ns VALID 5 ns BEFORE SysClk;信号应在时钟SysClk之前5ns有效

10、，并且需要保持5ns。31.55OFFSET IN/VALID/BEFORE/ RISINGOFFSET = IN value1 VALID value2 BEFORE clock RISING;全局约束，信号应在时钟clock上升沿之前value1时间有效，并且需要保持value2时间。32.55OFFSET IN/VALID/BEFORE/FALLINGOFFSET = IN value 1 VALID value2 BEFORE clock FALLING;全局约束，信号应在时钟clock下降沿之前value1时间有效，并且需要保持value2时间。33.55OFFSET IN/VALI

11、D/BEFORE/FALLING约束举例NET SysCLk TNM_NET = SysClk;TIMESPEC TS_SysClk= PERIOD SysClk 5 ns HIGH 50%;OFFSET = IN 1.25 ns VALID 2.5 ns BEFORE sysClk RISING;OFFSET = IN 1.25 ns VALID 2.5 ns BEFORE sysClk FALLING;34.57周期约束NET ClockName TNM_NET = TNM_NET_Name;建立以网络ClockName驱动的约束组TNM_NET_Name。TIMESPEC TS_name

12、= PERIOD TNM_NET_Name PeriodValue HIGH HighValue %;对约束组TNM_NET_Name进行周期约束TS_name，周期值为PeriodValue，周期的开始脉冲为高，占空比为HighValue %35.57周期约束举例NET ClkIn TNM_NET = ClkIn;建立以网络ClkIn驱动的约束组ClkIn。TIMESPEC TS_ClkIn= PERIOD ClkIn5 ns HIGH 50%;对约束组ClkIn进行周期约束TS_ClkIn，周期值为5ns，周期的开始脉冲为高，占空比为50%。TS_ClkIn的值为5ns36.57相关周期约

13、束语法NET PrimaryClock TNM_NET = TNM_Primary;建立以网络PrimaryClock驱动的约束组TNM_PrimaryNET RelatedClock TNM_NET = TNM_Related;建立以网络RelatedClock驱动的约束组TNM_RelatedTIMESPEC TS_primary = PERIOD TNM_Primary PeriodValue HIGH HighValue%;对约束组TNM_Primary进行周期约束TS_primary，周期值为PeriodValue，周期的开始脉冲为高，占空比为HighValue %。注意：TS_pr

14、imary中的字母都需要采用大写TIMESPEC TS_related = PERIOD TNM_Related TS_Primary_relation PHASE value;对约束组TNM_Related进行周期约束TS_related，周期值为同TS_primary相关值，相位值为value37.58相关周期约束举例NET Clk1X TNM_NET = Clk1X;建立以网络Clk1X驱动的约束组Clk1X。 NET Clk2X180 TNM_NET = Clk2X180;建立以网络Clk2X180驱动的约束组Clk2X180。TIMESPEC TS_Clk1X = PERIOD Cl

15、k1X 5 ns;对约束组Clk1X进行周期约束TS_Clk1X（字母必须全部为大写？），周期值为5nsTIMESPEC TS_Clk2X180 = PERIOD Clk2X180 TS_Clk1X/2 PHASE +1.25 ns ;对约束组Clk2X180进行周期约束TS_Clk2X180，周期为TS_Clk1X/2=2.5ns，相位比TS_Clk1X提前1.25ns38.59异步时钟域设置举例DATAPATHONLYNET CLKA TNM_NET = FFS GRP_A;建立以网络CLKA驱动的寄存器时序分组GRP_A。NET CLKB TNM_NET = FFS GRP_B;建立以网

16、络CLKB驱动的寄存器时序分组GRP_B。TIMESPEC TS_Example = FROM GRP_A TO GRP_B 5 ns DATAPATHONLY;对约束组GRP_A到GRP_B的最大路径时间进行约束，最大值为5ns39.61全局输出偏置约束语法OFFSET = OUT value1 VALID value2 AFTER clock;全局约束，输出信号在clock后value1时间内有效，并且保持最小value2时间。40.62全局输出偏置约束举例NET ClkIn TNM_NET = ClkIn;OFFSET = OUT 5 ns AFTER ClkIn;输出信号应在ClkIn

17、有效后5ns之内有效。41.63REFERENCE_PIN源同步输出偏移设置语法OFFSET = OUT AFTERclock REFERENCE_PIN REF_CLK RISING;OFFSET = OUT AFTERclock REFERENCE_PIN REF_CLK FALLING;42.63REFERENCE_PIN源同步输出偏移设置举例NET ClkIn TNM_NET = ClkIn;OFFSET = OUT AFTER ClkIn REFERENCE_PIN ClkOut RISING;OFFSET = OUT AFTER ClkIn REFERENCE_PIN ClkOut

18、 FALLING;43.65FROM TO /TIGTIMESPEC TSid = FROM SRC_GRP TO DST_GRP TIG;忽略从SRC_GRP到DST_GRP的时序约束。44.65TIG举例NET CLK1 TNM_NET = FFS GRP_1;NET CLK2 TNM_NET = FFS GRP_2;TIMESPEC TS_Example = FROM GRP_1 TO GRP_2 TIG;忽略从GRP_1到GRP_2的时序约束。45.65多周期路径约束语法TIMESPEC TSid = FROM MC_GRP TO MC_GRP value;设置从MC_GRP到MC_G

19、RP的最大路径延迟为value46.66多周期路径约束举例NET CLK1 TNM_NET = CLK1;TIMESPEC TS_CLK1= PERIOD CLK15 ns HIGH 50%;NET Enable TNM_NET = FFS MC_GRP;TIMESPEC TS_Example = FROM MC_GRP TO MC_GRP TS_CLK1*2;设置从MC_GRP到MC_GRP的最大路径延迟为TS_CLK1*2=10ns47.68AREA_GROUPINST X AREA_GROUP=groupname ;将实例X放入区域组groupname48.68AREA_GROUP/ R

20、ANGEAREA_GROUP Groupname RANGE=range;将区域组groupname约束到范围range49.68AREA_GROUP/ COMPRESSIONAREA_GROUP Groupname COMPRESSION=percent;将区域组groupname进行压缩，将逻辑压缩到由percent设置的百分比。注意：BRAM，DSP块，乘法器等不能被压缩。50.68AREA_GROUP/ GROUPAREA_GROUP Groupname GROUP=OPEN|CLOSED;允许/禁止区域组groupname外的逻辑与组内的逻辑结合51.68AREA_GROUP/PLA

21、CEAREA_GROUP Groupname PLACE=OPEN|CLOSED;允许/禁止区域组groupname外的逻辑放置到区域组定义的范围内52.69RANGERANGE=SLICE_X# Y#:SLICE_X#Y#53.69RANGERANGE=RAMB16_X#Y#:RAMB16_X#Y#54.69RANGERANGE=MULT18X18_X #Y#:MULT18X18_X#Y#55.69AREA_GROUP /RANGEAREA_GROUP Groupname RANGE=CLOCKREGION_X#Y#;将区域组groupname约束到器件的时钟域CLOCKREGION_X#Y

22、#56.69AREA_GROUP /RANGEAREA_GROUP group_name RANGE=CLOCKREGION_X#Y#:CLOCKREGION_X#Y#;将区域组groupname约束到器件的时钟域CLOCKREGION_X#Y#:CLOCKREGION_X#Y#范围57.69AREA_GROUP /RANGEAREA_GROUP Groupname RANGE=CLOCKREGION_X#Y#,CLOCKREGION_X#Y#,.,;将区域组groupname约束到器件的时钟域CLOCKREGION_X#Y#,CLOCKREGION_X#Y#,.,等位置58.69AREA_G

23、ROUP错误语法举例INST RM_data_control AREA_GROUP = RR_RM_data_control ;AREA_GROUP RR_RM_data_control RANGE = SLICE_X0Y44:SLICE_X27Y20, DSP48_X0Y25:DSP48_X0Y14;上述为错误RANGE约束举例。DSP48_X0Y25:DSP48_X0Y14约束将被忽略。59.69AREA_GROUP正确语法举例INST RM_data_control AREA_GROUP = RR_RM_data_control ;AREA_GROUP RR_RM_data_contro

24、l RANGE = SLICE_X0Y44:SLICE_X27Y20;AREA_GROUP RR_RM_data_control RANGE = DSP48_X0Y25:DSP48_X0Y14;上述为正确RANGE约束举例60.74AREA_GROUP /RANGEINST state_machine_X AREA_GROUP=group1;将实例state_machine_X的内容放入区域约束组group1AREA_GROUP Group1RANGE=SLICE_X1Y1:SLICE_X10Y10;将区域约束组group1的内容约束到SLICE_X1Y1SLICE_X10Y10的范围61.7

25、5TIMEGRP/ AREA_GROUPTIMEGRP timing_group_name AREA_GROUP = area_group_name ;将时序分组timing_group_name的内容定义为区域约束组area_group_name62.75TIMEGRP/ AREA_GROUPNET clk TNM_NET=clock;TIMESPEC TS_clk = PERIOD clock 10 MHz;TIMEGRP clock AREA_GROUP=clock_area;建立同网络clk相关的时序分组clock；时序分组clock的时钟周期约束为10NHz；以时序分组clock的内

26、容定义为区域约束组clock_area。63.76verilog/ ASYNC_REG(* ASYNC_REG = TRUE|FALSE *)verilog语法举例64.76INST/ ASYNC_REGINST instance_name ASYNC_REG = TRUE|FALSE;UCF语法举例。默认值(不进行ASYNC_REG设置时)为FALSE；若ASYNC_REG的设置值为空，则认为是TRUE。65.78verilog/BEL(* BEL = value *)BEL的verilog语法66.78BELINST instance_name BEL=value;67.78BELINST

27、 upper_BRAM_instance_name LOC = RAMB36_XnYn | BEL = UPPER;INST lower_BRAM_instance_name LOC = RAMB36_XnYn | BEL = LOWER;BEL的UCF语法68.78BELINST ramb18_inst0 LOC = RAMB36_X0Y2 | BEL = UPPER; INST ramb18_inst1 LOC = RAMB36_X0Y2 | BEL = LOWER;BEL的UCF语法举例69.78BELINST xyzzy BEL=FFX;将xyzzy固定到slice中的FFX处。70.

28、79BLKNMNET net_name BLKNM=property_value;BLKNM的UCF语法71.80verilog/BLKNM (* BLKNM = blk_name *)BLKNM的verilog语法72.80BLKNMINST instance_name BLKNM=block_name;BLKNM的UCF语法73.80BLKNMINST $1I87/block1 BLKNM=U1358;为实例block1分配的逻辑块名为U135874.82BUFG(* BUFG = CLK | OE | SR | DATA_GATE *)BUFG的verilog语法75.82BUFGNET

29、 net_name BUFG=CLK | OE | SR | DATA_GATE;INST instance_name BUFG=CLK | OE | SR| DATA_GATE;UCF语法76.82BUFGNET fastclk BUFG=CLK;为网络fastclk分配全局时钟网络77.83CLOCK_DEDICATED_ROUTEPIN BEL_INSTANCE_NAME.PIN CLOCK_DEDICATED_ROUTE = TRUE|FALSE;为BEL_INSTANCE_NAME.PIN 引脚分配/不分配时钟专用路径78.84verilog/COLLAPSE(* COLLAPSE

30、= YES|NO|TRUE|FALSE*)79.84verilog/COLLAPSENET net_name COLLAPSE;UCF语法NET $1I87/$1N6745 COLLAPSE;举例80.86CONFIG CONFIG_MODECONFIG CONFIG_MODE=string;UCF的FPGA配置模式设置。具体的有效string值见文件。81.89verilog/ COOL_CLK(* COOL_CLK = TRUE | FALSE *)verilog语法82.89COOL_CLKNET signal_name COOL_CLK;UCF语法83.89verilog/ DATA_

31、GATE(* DATA_GATE = TRUE|FALSE *)verilog语法84.89DATA_GATENET signal_name DATA_GATE;UCF语法85.92DCI_CASCADECONFIG DCI_CASCADE = .; UCF语法。其中 等为器件的BANK号。86.92DCI_CASCADECONFIG DCI_CASCADE = 11 13 15 17;DCI的主BANK为BANK11，从BANK为BANK13、15、17。87.94DCI_VALUEINST pin_name DCI_VALUE = integer;设置引脚pin_name的阻抗为integ

32、er欧姆。其中integer默认值为50。88.96verilog/DEFAULT(* CONSTRAINT_NAME = constrant_value *) DEFAULTverilog语法。其中CONSTRAINT_NAME可选KEEPER/FLOAT/PULLDOWN/PULLUP89.97verilog/DEFAULT(* KEEPER = TRUE *) DEFAULT设置KEEPER的默认值为有效90.97DEFAULTDEFAULT KEEPER = TRUE;设置KEEPER的默认值为有效91.99verilog/ DIFF_TERM(* DIFF_TERM = TRUE|F

33、ALSE *)verilog语法。打开/关闭Spartan-6器件的内置差分终端电阻。92.100DIFF_TERMINST IO block name DIFF_TERM = TRUE|FALSE ?;打开/关闭Spartan-6器件IO BANK的内置差分终端电阻。93.103DISABLEDISABLE=delay_symbol_name;该设置为全局约束。禁止指定的delay_symbol_name类型进行路径时序分析。delay_symbol_name类型在P103表中描述。94.106verilog/DRIVE(* DRIVE = value *)verilog语法。设置输出端的驱

34、动电流。95.106DRIVEINST instance_name DRIVE=2|4|6| 8|12|16 |24;设置实例instance_name的引脚驱动电流224为mA。96.108DROP_SPECTIMESPEC TSidentifier =DROP_SPEC;97.108DROP_SPECTIMESPEC TS67=DROP_SPEC;取消时序约束TS67。98.109ENABLEENABLE= delay_symbol_name ;该设置为全局约束。允许对delay_symbol_name进行路径延迟的时序分析。delay_symbol_name类型在P110表中描述。99.

35、111ENABLE_SUSPENDCONFIG ENABLE_SUSPEND=NO | FILTERED | UNFILTERED;器件进入休眠的触发类型设置，不允许/滤除毛刺/不过滤。100.111ENABLE_SUSPENDCONFIG ENABLE_SUSPEND=FILTERED;器件进入休眠的触发类型采用滤除毛刺（需要长脉冲有效）的方式。101.113verilog/FAST(* FAST = TRUE | FALSE *)设置是否增加接口的速度102.113FASTINST $1I87/y2 FAST;增加单元y2的输出接口速度。103.113FASTNET net1 FAST;增

36、加网络net1连接的输出接口速度。104.114FEEDBACKNET output_clock_net FEEDBACK = value units NET input_feedback_clock_net ;105.117verilog/XIL_FILE(* XIL_FILE = file_name *)106.118verilog/ FLOAT(* FLOAT = TRUE|FALSE *)令三态输出引脚在无驱动时为悬空状态。107.120FROM THRU TO /DATAPATHONLYTIMESPEC TSidentifier=FROM source_group THRU Thru

37、_pt1.THRU Thru_pt2. TO destination_group value Units DATAPATHONLY;108.122FROM TO /DATAPATHONLYTIMESPEC TSname=FROM group1 TO group2 value DATAPATHONLY;109.122FROM TO /DATAPATHONLYTIMESPEC TS_MY_PathA = FROM My_src_grp TO My_dst_grp23.5 ns DATAPATHONLY;不考虑时钟歪斜和相位，从时序组My_src_grp 到时序组My_dst_grp的最大延时为23

38、.5 ns。110.126verilog/ HBLKNM(* HBLKNM = block_name *)111.126HBLKNMNET net_name?HBLKNM=property_value;112.126HBLKNMINST instance_name HBLKNM=block_name;113.126HBLKNMINST $I13245/this_fmap HBLKNM=group1;114.126HBLKNMNET net1 HBLKNM=$COMP_0;115.127verilog/ HIODELAY_GROUP(* HIODELAY_GROUP = group_name *

39、)116.127HIODELAY_GROUPINST instance_name HIODELAY_GROUP = group_name;117.129verilog/ HLUTNM(* HLUTNM = string_value *)118.129HLUTNMINST symbol_name HLUTNM=string_value ;119.132verilog/ HU_SET(* HU_SET = set_name *)120.132HU_SETINST instance_name HU_SET=set_name ;121.132HU_SETINST $1I3245/FF_1 HU_SET

40、=heavy_set;122.134verilog/ IBUF_DELAY_VALUE(* IBUF_DELAY_VALUE=value *) input top_level_port_name;为顶层输入接口top_level_port_name设置IBUF_DELAY_VALUE的值。123.134verilog/ IBUF_DELAY_VALUE(* IBUF_DELAY_VALUE=5 *) input DataIn1;为为顶层输入接口DataIn1设置IBUF_DELAY_VALUE的值为5。124.134IBUF_DELAY_VALUENET top_level_port_name

41、 IBUF_DELAY_VALUE = value;为顶层输入接口top_level_port_name设置IBUF_DELAY_VALUE的值。125.134IBUF_DELAY_VALUENET DataIn1 IBUF_DELAY_VALUE = 5;为为顶层输入接口DataIn1设置IBUF_DELAY_VALUE的值为5。126.136verilog/ IFD_DELAY_VALUE(* IFD_DELAY_VALUE=value *) input top_level_port_name;127.136verilog/ IFD_DELAY_VALUE(* IFD_DELAY_VALU

42、E=5 *) input DataIn1;128.136IFD_DELAY_VALUENET top_level_port_name IFD_DELAY_VALUE = value;129.136IFD_DELAY_VALUENET DataIn1 IFD_DELAY_VALUE = 5;130.138verilog/ IN_TERM(* IN_TERM = NONE | TUNED_SPLIT | UNTUNED_SPLIT_25 |UNTUNED_SPLIT_50 | UNTUNED_SPLIT_75 *)设置输入引脚的终端匹配电阻131.138IN_TERMNET pad_net_nam

43、e IN_TERM = NONE | TUNED_SPLIT | UNTUNED_SPLIT_25 | UNTUNED_SPLIT_50 | UNTUNED_SPLIT_75 ;设置网络pad_net_name连接的输入引脚的终端匹配电阻132.138DEFAULT /IN_TERMDEFAULT IN_TERM = TUNED_SPLIT;133.139INREGNET signal_name INREG;使用网络signal_name连接的输入引脚的输入寄存器134.139INREGINST Register_name INREG;令寄存器Register_name使用输入引脚的寄存器13

44、5.140INTERNAL_VREF_BANKCONFIG INTERNAL_VREF_BANKn=v;设置BANK n的内部参考电平为v。其中n为BANK号，v的值可选(0.0, 0.6, 0.675, 0.75, 0.9, 1.1, 1.25)等。136.140INTERNAL_VREF_BANKCONFIG INTERNAL_VREF_BANK5=1.1;令BANK5的内部参考电平为1.1V。137.142verilog/ IOB(* IOB = TRUE|FALSE |AUTO|FORCE *)设置使用IOB中寄存器的方式，允许/不允许/由XST软件决定/强制使用。138.142ver

45、ilog/ IOBINST foo/bar IOB=TRUE;允许foo/bar使用IOB中寄存器。注意：NET foo/bar IOB=TRUE;为非法描述。139.142IOBNET signal_name iob=true|false|auto|force;设置使用IOB中寄存器的方式，允许/不允许/由XST软件决定/强制使用。140.142IOBINST instance_name iob=true |false |auto|force;设置使用IOB中寄存器的方式，允许/不允许/由XST软件决定/强制使用。141.144verilog/ IOBDELAY(* IOBDELAY = N

46、ONE|BOTH|IBUF|IFD *)配置IOB中的延迟单元的使用，延迟路径包括IBUF延迟和IFD延迟，配置值包括NONE(都不使用)、BOTH(都使用)、IBUF(使用IBUF)、IFD(使用IFD)。142.144IOBDELAYINST instance_name IOBDELAY=NONE|BOTH|IBUF|IFD;配置instance_name 在IOB中的延迟单元的使用，延迟路径包括IBUF延迟和IFD延迟，配置值包括NONE(都不使用)、BOTH(都使用)、IBUF(使用IBUF)、IFD(使用IFD)。143.146verilog/ IODELAY_GROUP(* IOD

47、ELAY_GROUP = group_name *)144.146IODELAY_GROUPINST instance_name IODELAY_GROUP = group_name;145.148IOSTANDARDINST instance_name IOSTANDARD= iostandard_name;为实例instance_name分配接口标准为iostandard_name146.148IOSTANDARDNET Pad_net_name IOSTANDARD=iostandard_name;为网络Pad_net_name连接的引脚分配接口标准为iostandard_name147

48、.150verilog/ KEEP(* KEEP = TRUE|FALSE |SOFT *)设置是否对信号进行保持，可选：保持/不保持/由软件控制。148.151KEEPINST instance_name KEEP=TRUE|FALSE;设置实例instance_name是否保持可见，可选：保持/不保持149.151KEEPNET $1I3245/$SIG_0 KEEP;令网络$1I3245/$SIG_0一直可见。150.154verilog/ KEEP_HIERARCHY(* KEEP_HIERARCHY = TRUE|FALSE *)设置是否保持模块的对外层级关系。151.154KEEP

49、_HIERARCHYINST instance_name KEEP_HIERARCHY=TRUE|FALSE;设置是否保持实例instance_name的本级层级关系。即实例instance_name的接口信号一直可见。152.156verilog/ KEEPER(* KEEPER = YES|NO|TRUE|FALSE *)153.156KEEPERNET pad_net_name KEEPER;令pad_net_name网络连接的输出引脚上，当信号被撤销时(高阻状态)，输出保持保持原状态有效。154.156KEEPERDEFAULT KEEPER = TRUE;全局设置。令所有输出引脚上，

50、当信号被撤销时(高阻状态)，输出保持保持原状态有效。155.159LOCINST instance_name LOC=location;将实例instance_name分配到location处。156.160LOCINST instance_name LOC=P12;将引脚分配到P12157.160LOCINST instance_name LOC=SLICE_X3Y2;将逻辑分配到SLICE_X3Y2处158.160LOCINST instance_name LOC=RAMB16_X0Y6;将RAM逻辑分配到块RAM RAMB16_X0Y6处159.160LOCINST instance_n

51、ame LOC=MULT18X18_X0Y6;将乘法器逻辑分配到MULT18X18_X0Y6处160.160LOCINST instance_name LOC=FIFO16_X0Y15;将FIFO逻辑分配到FIFO16_X0Y15处161.160LOCINST instance_name LOC=IDELAYCTRL_X0Y3;将IDELAYCTRL逻辑分配到IDELAYCTRL_X0Y3处162.160LOCINST instance_name LOC=SLICE_X2Y10,SLICE_X1Y10;将逻辑分配到SLICE_X2Y10和SLICE_X1Y10处163.160LOCINST instance_name LOC=location1 :location2 SOFT ;将实例instance_name的逻辑分配到由location1 :location2指定的范围中，其中location1 指定范围的左下角，location2指定范围的右下角。若指定SOFT时，则当软件有更好的放置位置时，可以将逻辑放到范围外。164.161LOCINST instance_name LOC=SLICE_X3Y5:SLICE_X5Y