模60的加法器

1、模 60 的加法器 - 四位计数器 - 异步复位 -JK 触发器 - 同步 D 触发器module MUX_4(out,in0,in1,in2,in3,sel); output out;input in0,in1,in2,in3;input1:0 sel; / 定义 sel 输入 / reg out;always(in0 or in1 or in2 or in3 or sel)beginif(sel=2b01)out=in0;else if (sel=2b01)out=in1;else if (sel=2b10)/ 判断 sel 的值 / out=in2;elseout=in3;endendm

2、odule模 60 的加法器moduleJSQ60(qout,cout,data,load,cin,reset,clk); output7:0 qout;output cout;input7:0 data;input load,cin,clk,reset;reg7:0 qout; / 定义 qout 为寄存器 / always (posedge clk)beginif (reset) qout=0;elseif(load) qout=data;elseif(cin)beginif(qout3:0=9)/ 个位已经到9了/beginqout3:0=0;if(qout7:4=5)qout7:4=0

3、;/ 十位过 5，清零 /elseqout7:4=qout7:4+1;endelse qout3:0=qout3:0+1;endendassigncout=(qout=8h59)&cin)?1:0;/当计数器满 59 且使能端为 1，进位端输出 1；/Endmodule看图描述module MUX4(Z,D0,D1,D2,D3,S0,S1); output Z;input D0,D1,D2,D3,S0,S1;wire T0,T1,T2,T3,S0f,S1f;and u0(T0,D0,S0f,S1f);and u1(T1,D1,S0f,S1f);and u2(T2,D3,S0,S1f);and

4、u3(T3,D3,S0,S1);not u4 (S0f,S0);not u5 (S1f,S1);or u6(Z,T0,T1,T2,T3);endmodule四位计数器异步复位module johnson(clk,clr,out);input clk,clr;output3:0out;reg3:0out; / 将 out 设置为寄存器型 / always(posedge clk or posedge clr)beginif(clr)out=4h0;/即执行清零操作即输出全 0/elsebeginout=out1;out0=out3;endendEndmoduleJK 触发器module JKCF

5、Q(Q,J,K,CLK,RD); input J,K,CLK,RD;output Q; /把 Q 设置为输出 / reg Q;always(posedge CLK or negedge RD)beginif(!RD)Q=1B0;elsecase(J,K)2b00:Q=Q;2b01:Q=1b0;/Q置 0/2b10:Q=1b1;/Q置 1/2b11:Q=Q;default: Q=1bx;endcaseendendmodule同步 D 触发器module DFF2(q,qn,d,clk,set,reset);input d,clk,set,reset;output q,qn;reg q,qn;al

6、ways(posedge clk)beginif(reset)beginq=0;qn=1;/ 当 reset 为 1 q 为 0 qn 为1/endelse if(set)beginq=1;qn=0;/ 当 set 为 q 置 1 qn 置 1/ endelsebeginq=d;qn=d;/ 当有时钟 但是 set reset都是 0 的情况下； q=d qn 等于 d 非/endendEndmodule74ls138(38 译码器 )；module ls138(Y,A,G1,G2);output 7:0 Y;output 2:0 A;input G1,G2;reg 7:0 Y;wire G;assign G=G1&G2;always (A or G1 or G2)beginif(G)case (A)3d0:Y=8b11111110;3d1:Y=8b11111101;3d2:Y=8b11111011;3d3:Y=8b11110111;3d4:Y=8b11101