计算机组成原理第四章第二节

1、第二节第二节 主存储器主存储器v一、概述一、概述v二、半导体存储芯片简介二、半导体存储芯片简介v三、静态随机存取存储器三、静态随机存取存储器v四、动态随机存取存储器四、动态随机存取存储器v五、只读存储器五、只读存储器v六、存储器与六、存储器与CPU的连接的连接v七、存储器的校验七、存储器的校验v八、提高访存速度的措施八、提高访存速度的措施一、概述一、概述1、主存的基本组成、主存的基本组成2、主存和、主存和 CPU 的联系的联系3、主存中存储单元地址的分配、主存中存储单元地址的分配4、主存的技术指标、主存的技术指标主存的基本组成主存的基本组成存储体存储体驱动器驱动器译码器译码器MAR控制电路控制

2、电路读读写写电电路路MDR地址总线地址总线数据总线数据总线读读写写MDRMARCPU主主 存存读读数据总线数据总线地址总线地址总线写写1) 1) 从主存读数据从主存读数据 2) 2) 往主存写数据往主存写数据 主存和主存和 CPU 的联系的联系 高位字节高位字节 地址为字地址地址为字地址 低位字节低位字节 地址为字地址地址为字地址设地址线设地址线 24 位位按按 字节字节 寻址寻址按按 字字 寻址寻址若字长为若字长为 16 位位按按 字字 寻址寻址若字长为若字长为 32 位位字地址字地址字节地址字节地址11109876543210840字节地址字节地址字地址字地址452301420224 =

3、16 M8 M4 M通常计算机系统既可按字寻址，也可按字节寻址通常计算机系统既可按字寻址，也可按字节寻址 主存中存储单元地址的分配主存中存储单元地址的分配(2) 存储速度存储速度(1) 存储容量存储容量(3) 存储器的带宽存储器的带宽主存主存 存放二进制代码的总位数存放二进制代码的总位数 读出时间读出时间 写入时间写入时间 存储器的存储器的 访问时间访问时间 存取时间存取时间 存取周期存取周期 读周期读周期 写周期写周期 连续两次独立的存储器操作连续两次独立的存储器操作（读或写）所需的（读或写）所需的 最小间隔时间最小间隔时间 位位/秒秒主存的技术指标主存的技术指标二、半导体存储芯片简介二、半

4、导体存储芯片简介1、半导体存储芯片的基本结构、半导体存储芯片的基本结构2、半导体存储芯片的译码驱动方式、半导体存储芯片的译码驱动方式芯片容量芯片容量译译码码驱驱动动存存储储矩矩阵阵读读写写电电路路1K4位位16K1位位8K8位位片选线片选线读读/写控制线写控制线地地址址线线数数据据线线地址线地址线（单向）（单向）数据线数据线（双向）（双向）1041411381、半导体存储芯片的基本结构、半导体存储芯片的基本结构译译码码驱驱动动存存储储矩矩阵阵读读写写电电路路片选线片选线读读/写控制线写控制线地地址址线线数数据据线线片选线片选线读读/写控制线写控制线（低电平写（低电平写 高电平读）高电平读）（允

5、许读）（允许读）CSCEWE（允许写）（允许写）WEOE存储芯片片选线的作用存储芯片片选线的作用用用 16K 1位位 的存储芯片组成的存储芯片组成 64K 8位位 的存储器的存储器 32片片当地址为某个范围值时，此当地址为某个范围值时，此 8 片的片选有效片的片选有效 8片片16K 1位位 8片片16K 1位位 8片片16K 1位位 8片片16K 1位位2、半导体存储芯片的译码驱动方式、半导体存储芯片的译码驱动方式v线选法线选法v重合法重合法0,015,015,70,7 读读/写控制电路写控制电路 地地址址译译码码器器 字线字线015168矩阵矩阵07D07D 位线位线 读读 / 写选通写选通

6、A3A2A1A000000,00,7007D07D 读读 / 写写选通选通 读读/写控制电路写控制电路 线选法线选法A3A2A1A0A40,310,031,031,31 Y 地址译码器地址译码器 X地地址址译译码码器器 3232 矩阵矩阵A9I/OA8A7A56AY0Y31X0X31D读读/写写00000000000,031,00,31I/OD0,0读读重合法重合法三、静态随机存取存储器三、静态随机存取存储器 ( RAM )用触发器工作原理存储信息，因此即使信息读出后，用触发器工作原理存储信息，因此即使信息读出后，仍保持其原始状态，不需要再生仍保持其原始状态，不需要再生 ；电源掉电时，原存信息

7、丢失；电源掉电时，原存信息丢失； 1、静态、静态 RAM 基本电路基本电路2、静态、静态 RAM 芯片举例芯片举例3、静态、静态 RAM 读读 时序时序 4、静态、静态 RAM (2114) 写写 时序时序 A 触发器非端触发器非端1T4T触发器触发器5TT6、行开关行开关7TT8、列开关列开关7TT8、一列共用一列共用A 触发器原端触发器原端T1 T4T5T6T7T8A A写放大器写放大器写放大器写放大器DIN写选择写选择读选择读选择DOUT读放读放位线位线A位线位线A 列地址选择列地址选择行地址选择行地址选择T1 T4存储器中用于寄存存储器中用于寄存0和和1代码的电路代码的电路静态静态 R

8、AM 基本电路基本电路A T1 T4T5T6T7T8A写放大器写放大器写放大器写放大器DIN写选择写选择读选择读选择读放读放位线位线A位线位线A 列地址选择列地址选择行地址选择行地址选择DOUT 静态静态 RAM 基本电路的基本电路的 读读 操作操作 行选行选 T5、T6 开开T7、T8 开开列选列选读放读放DOUTVAT6T8DOUT读选择有效读选择有效T1 T4T5T6T7T8A ADIN位线位线A位线位线A 列地址选择列地址选择行地址选择行地址选择写放写放写放写放读放读放DOUT写选择写选择读选择读选择 静态静态 RAM 基本电路的基本电路的 写写 操作操作 行选行选T5、T6 开开 两

9、个写放两个写放 DIN列选列选T7、T8 开开（左）（左） 反相反相T5A （右）（右） T8T6ADINDINT7写选择有效写选择有效T1 T4 Intel 2114 外特性外特性存储容量存储容量1K4 位位I/O1I/O2I/O3I/O4A0A8A9WECSVCCGNDIntel 2114静态静态 RAM 芯片举例芯片举例2114 RAM芯片结构示意图芯片结构示意图 Intel 2114 RAM 矩阵矩阵 (64 64) 读读A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0

10、163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组0000000000 Intel 2114 RAM 矩阵矩阵 (64 64) 读读150311647326348第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩

11、阵矩阵 (64 64) 读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS00000000001503116473263480164832150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS00000000001503116473263480164832第一组第

12、一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读0163248CSWE150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0164832第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读15031164732634801632480000000000150311647326348150311647326348读写电路读

13、写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读15031164732634801632480164832150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000第一组第一组第二组第二组第

14、三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读1503116473263480163248读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0164832150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读1503116473263480163248读

15、写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0164832I/O1I/O2I/O3I/O4A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路

16、0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组0000000000 Intel 2114 RAM 矩阵矩阵 (64 64) 写写第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000 Intel 2114 RAM 矩阵矩阵 (64 64) 写写15031164732634

17、8第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000150311647326348WECS0164832第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4WECS150311647326348150311647

18、326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码0000000000150311647326348I/O1I/O2I/O3I/O40164832第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码00000000001503116473263

19、48I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0164832第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路016483

20、2第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路I/O1I/O2I/O3I/O40164832第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写

21、I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路01632480164832 32K8位位 SRAM读写过程演示读写过程演示ACSDOUT地址有效地址有效地址失效地址失效片选失效片选失效数据有效数据有效数据稳定数据稳定高阻高阻tAtCOtOHAtOTDtRC片选有效片选有效读周期读周

22、期 t tRCRC 地址有效地址有效 下一次地址有效下一次地址有效读时间读时间 t tA A 地址有效地址有效数据稳定数据稳定 t tCOCO 片选有效片选有效数据稳定数据稳定t tOTDOTD 片选失效片选失效输出高阻输出高阻t tOHAOHA 地址失效后的地址失效后的 数据维持时间数据维持时间静态静态 RAM 读读 时序时序 ACSWEDOUTDINtWCtWtAWtDWtDHtWR写周期写周期 t tWCWC 地址有效地址有效下一次地址有效下一次地址有效写时间写时间 t tW W 写命令写命令 WEWE 的有效时间的有效时间t tAWAW 地址有效地址有效片选有效的滞后时间片选有效的滞后

23、时间t tWRWR 片选失效片选失效下一次地址有效下一次地址有效t tDW DW 数据稳定数据稳定 WE WE 失效失效t tDHDH WE WE 失效后的数据维持时间失效后的数据维持时间静态静态 RAM (2114) 写写 时序时序 四、动态随机存取存储器四、动态随机存取存储器(DRAM)1、动态、动态RAM2、动态、动态 RAM 基本单元电路基本单元电路3、动态、动态 RAM 芯片举例芯片举例4、动态、动态 RAM 时序时序5、动态、动态 RAM 刷新刷新6、 动态动态 RAM 和静态和静态 RAM 的比较的比较v靠电容存储电荷的原理寄存信息；靠电容存储电荷的原理寄存信息；v电容上有足够电

24、荷表示电容上有足够电荷表示“1”，无电荷为，无电荷为“0”；v电容上的电荷只能维持电容上的电荷只能维持12ms，不掉电，不掉电，信息也会消失，需要再生或刷新；信息也会消失，需要再生或刷新；v三管式、单管式两种；三管式、单管式两种；v集成度高、功耗更低；集成度高、功耗更低；1、动态、动态RAM(DRAM)DD预充电信号预充电信号读选择线读选择线写数据线写数据线写选择线写选择线读数据线读数据线VCgT4T3T2T11读出与原存信息相反读出与原存信息相反读出时数据线有电流读出时数据线有电流 为为 “1”数据线数据线CsT字线字线DDV0 10 11 0写入与输入信息相同写入与输入信息相同写入时写入时

25、 CS 充电充电 为为 “1” 放电放电 为为 “0”T3T2T1T无电流无电流有电流有电流2、动态、动态 RAM 基本单元电路基本单元电路单元单元电路电路读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D行行地地址址译译码码器器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0 3、动态、动态 RAM 芯片举例芯片举例 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 读读00000000000D0 0单元单元电路电路读读 写写 控控 制制 电电 路路A9A8A7

26、A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写11111 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新

27、放大器刷新放大器写写数数据据线线读读数数据据线线0A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线011111 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器

28、刷新放大器写写数数据据线线读读数数据据线线00100011111 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0111111010001 1 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写

29、选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写读读 写写 控

30、控 制制 电电 路路A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写读读 写写 控控 制制 电电 路路A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2

31、A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写读读 写写 控控 制制 电电 路路时序与控制时序与控制 行时钟行时钟列时钟列时钟写时钟写时钟 WERASCAS A6A0存储单元阵存储单元阵基准单元基准单元行译码列译码器列译码器再生放大器再生放大器列译码器列译码器读出放大基准单元基准单元存储单元阵存储单元阵行译码 I/O缓存器缓存器数据输出数据输出驱动驱动数据输入数据输入寄存器寄存器 DINDOUT行地址行地址缓存器缓存器列地址列地址缓存器缓存器 单管动态单管动态 RAM 4116 (16K

32、 1 1位位) 外特性外特性DINDOUTA6A0 读放大器读放大器 读放大器读放大器 读放大器读放大器06364127128 根行线根行线Cs01271128列列选选择择读读/写线写线数据输入数据输入I/O缓冲缓冲输出驱动输出驱动DOUTDINCs 4116 (16K 1位位) 芯片芯片 读读 原理原理 读放大器读放大器 读放大器读放大器 读放大器读放大器630 0 0I/O缓冲缓冲输出驱动输出驱动OUTD 读放大器读放大器 读放大器读放大器 读放大器读放大器06364127128 根行线根行线Cs01271128列列选选择择读读/写线写线数据输入数据输入I/O缓冲缓冲输出驱动输出驱动DOU

33、TDINCs 4116 (16K1位位) 芯片芯片 写写 原理原理数据输入数据输入I/O缓冲缓冲I/O缓冲缓冲DIN读出放大器读出放大器 读放大器读放大器630 行、列地址分开传送行、列地址分开传送 4、动态、动态 RAM 时序时序先由行选通信号将行地址送入行地址缓存器，再由列选先由行选通信号将行地址送入行地址缓存器，再由列选通信号将列地址送入列地址缓存器，列选通信号滞后行通信号将列地址送入列地址缓存器，列选通信号滞后行选通的时间必须超过规定值；选通的时间必须超过规定值；行选通和列选通正、负电平的宽带应大于规定值，保证行选通和列选通正、负电平的宽带应大于规定值，保证芯片内部正常工作；芯片内部正

34、常工作；行地址对行选通信号的下降沿以及列地址对列选通信号行地址对行选通信号的下降沿以及列地址对列选通信号的下降沿应有足够的地址建立时间和地址保持时间，以的下降沿应有足够的地址建立时间和地址保持时间，以确定行、列地址均能准确写入芯片。确定行、列地址均能准确写入芯片。行地址行地址 RAS 有效有效写允许写允许 WE 有效有效(高高)数据数据 DOUT 有效有效动态动态RAM读时序读时序列地址列地址 CAS 有效有效DOUTWECASRAStCRDtSURD-CAStaRAStaCASthRD-CASthCAS-OUT动态动态 RAM 读读 时序时序 动态动态RAM写时序写时序数据数据 DIN 有效

35、有效行地址行地址 RAS 有效有效写允许写允许 WE 有效有效(低低)列地址列地址 CAS 有效有效DINWECASRAStCWRtSUWR-CAS动态动态 RAM 写写 时序时序 tWWRtSUDIN-CAS存储信息原理存储信息原理v靠电容存储电荷来存储信息的；靠电容存储电荷来存储信息的；v电容上的电荷一般只能维持电容上的电荷一般只能维持12ms；再生或刷新再生或刷新v在在2ms内对芯片内所有存储单元恢复一次原状态；内对芯片内所有存储单元恢复一次原状态；刷新的过程刷新的过程v先将原信息读出，再由刷新放大器形成原信息并重新先将原信息读出，再由刷新放大器形成原信息并重新写入；写入；刷新的三种方式

36、刷新的三种方式集中、分散和异步集中、分散和异步再生周期再生周期与行地址有关与行地址有关 5、动态、动态 RAM 刷新刷新 集中刷新集中刷新（存取周期存取周期tc为为0.5 s s ）“死时间率死时间率” 为为 128/4 000 100% = 3.2%“死区死区” 为为 0.5 s s 128 = 64 s s 周期序号周期序号地址序号地址序号tc0123871 387201tctctctc3999V W01127读读/写或维持写或维持刷新刷新读读/写或维持写或维持3872 个周期个周期 （1936 s s） 128个周期个周期 （64 s s） 刷新时间间隔刷新时间间隔 （2 ms）刷新序号

37、刷新序号tcXtcY 以以128 128 矩阵为例矩阵为例tC = = tM + + tR读写读写 刷新刷新无无 “死区死区” 分散刷新分散刷新（存取周期为存取周期为1 s ）(存取周期存取周期tc为为 0.5 s + 0.5 s )以以 128 128 矩阵为例矩阵为例W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔刷新间隔 128 个存取周期个存取周期 分散刷新与集中刷新相结合（异步刷新）分散刷新与集中刷新相结合（异步刷新）对于对于 128 128 的存储芯片的存储芯片（存取周期为存取周期为 0.5 s s ）将刷新安排在指令译码阶段，不会出现

38、将刷新安排在指令译码阶段，不会出现 “死区死区”“死区死区” 为为 0.5 s s 若每隔若每隔 15.6 s s 刷新一行刷新一行每行每隔每行每隔 2 ms 刷新一次刷新一次DRAMSRAM存储原理存储原理集成度集成度芯片引脚芯片引脚功耗功耗价格价格速度速度刷新刷新电容电容触发器触发器高高低低少少多多小小大大低低高高慢慢快快有有无无主存主存缓存缓存6、 动态动态 RAM 和静态和静态 RAM 的比较的比较 五、只读存储器（五、只读存储器（ROM） 1、掩模、掩模 ROM ( MROM )2、PROM (一次性编程一次性编程)3、EPROM (多次性编程多次性编程 ) 4、EEPROM (多次

39、性编程多次性编程 ) 5、Flash Memory (闪速型存储器闪速型存储器)1、掩模、掩模 ROM ( MROM )行列选择线交叉处有行列选择线交叉处有 MOS 管为管为“1”行列选择线交叉处无行列选择线交叉处无 MOS 管为管为“0”2、PROM (一次性编程一次性编程) VCC行线行线列线列线熔丝熔丝熔丝断熔丝断为为 “0”为为 “1”熔丝未断熔丝未断(1) N型沟道浮动栅型沟道浮动栅 MOS 电路电路G 栅极栅极S 源源D 漏漏紫外线全部擦洗紫外线全部擦洗D 端加正电压端加正电压形成浮动栅形成浮动栅S 与与 D 不导通为不导通为 “0”D 端不加正电压端不加正电压不形成浮动栅不形成浮

40、动栅S 与与 D 导通为导通为 “1”SGDN+N+P基片基片GDS浮动栅浮动栅SiO2+ + + + +_ _ _ 3、EPROM (多次性编程多次性编程 ) 控制逻辑控制逻辑Y 译码译码X 译译码码数据缓冲区数据缓冲区Y 控制控制128 128存储矩阵存储矩阵PD/ProgrCSA10A7A6A0DO0DO7112A7A1A0VSSDO2DO0DO127162413VCCA8A9VPPCSA10PD/ProgrDO3DO7(2) 2716 EPROM 的逻辑图和引脚的逻辑图和引脚PD/ProgrPD/Progr功率下降功率下降 / 编程输入端编程输入端 读出时读出时 为为 低电平低电平电可

41、擦写电可擦写局部擦写局部擦写全部擦写全部擦写 4、EEPROM (多次性编程多次性编程 ) 5、Flash Memory (闪速型存储器闪速型存储器) 比比 EEPROM快快EPROM价格便宜价格便宜 集成度高集成度高EEPROM电可擦洗重写电可擦洗重写具备具备 RAM 功能功能六、存储器与六、存储器与 CPU 的连接的连接1、存储器容量的扩展、存储器容量的扩展2、存储器与、存储器与 CPU 的连接的连接 例题例题1、例题、例题2、例题、例题3 用用 1K 4位位 存储芯片组成存储芯片组成 1K 8位位 的存储器的存储器？片？片 (1) 位扩展位扩展（增加存储字长）（增加存储字长）10根地址线

42、根地址线8根数据线根数据线DDD0479AA021142114CSWE2片片 1、存储器容量的扩展、存储器容量的扩展 (2) 字扩展（增加存储字的数量）字扩展（增加存储字的数量） 用用 1K 8位位 存储芯片组成存储芯片组成 2K 8位位 的存储器的存储器11根地址线根地址线8根数据线根数据线？片？片2片片1K 8 8位位1K 8 8位位D7D0WEA1A0A9CS0A10 1CS1 (3) 字、位扩展字、位扩展用用 1K 4位位 存储芯片组成存储芯片组成 4K 8位位 的存储器的存储器8根数据线根数据线12根地址线根地址线WEA8A9A0.D7D0A11A10CS0CS1CS2CS3片选片选

43、译码译码1K41K41K41K41K41K41K41K4？片？片8片片(1) 地址线的连接地址线的连接(2) 数据线的连接数据线的连接(3) 读读/写命令线的连接写命令线的连接(4) 片选线的连接片选线的连接(5) 合理选择存储芯片合理选择存储芯片(6) 其他其他 时序、负载时序、负载CPUCPU地址线的低位与存储芯片的地址线地址线的低位与存储芯片的地址线相连，高位或在存储芯片扩充时用或相连，高位或在存储芯片扩充时用或做其他用途，如片选信号；做其他用途，如片选信号；对存储芯片扩展使其数据位数和对存储芯片扩展使其数据位数和CPUCPU的数据线一致；的数据线一致； 访存控制信号（访存控制信号（MR

44、EQMREQ）CPUCPU的高位地址的高位地址 ROMROM存放系统程序、标准子程序和存放系统程序、标准子程序和各类常数；各类常数；RAMRAM用户编程用户编程 2、存储器与、存储器与 CPU 的连接的连接 要特别注意片与片之间的地址线、数据线和控制线的连接要特别注意片与片之间的地址线、数据线和控制线的连接74138译码器译码器G1CBAG2BG2AY7Y6Y0 CPU芯片引脚图芯片引脚图MREQA14A15A13A12A11A10A9A0D7D4D3D0WR CPU与存储芯片连接设计与存储芯片连接设计4步骤步骤根据十六进制地址范围写出二进制地址码，根据十六进制地址范围写出二进制地址码，并确定

45、其容量；并确定其容量；根据地址范围以及该范围在计算机系统中的根据地址范围以及该范围在计算机系统中的作用确定芯片的数量及类型；作用确定芯片的数量及类型；分配分配CPU地址线地址线(CPU低位与存储芯片地址相低位与存储芯片地址相连，高位和访存信号共同产生片选信号）；连，高位和访存信号共同产生片选信号）；(1) 确定片选信号确定片选信号例例1（书（书94页例页例4.1）(1) 写出对应的二进制地址码写出对应的二进制地址码(2) 确定芯片的数量及类型确定芯片的数量及类型0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15A14A13 A11 A10 A7 A4 A3 A00 1 1 0

46、 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K8位位1K8位位RAM2片片1K4位位ROM1片片 2K8位位 6 0 0 0 6 7 F F 6 8 0 0 6 B F F(3) 分配地址线分配地址线A10 A0 接接 2K 8位位 ROM 的地址线的地址线A9 A0 接接 1K 4位位 RAM 的地址线的地址线(4) 确定片选信号确定片选信号C B A0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15 A13 A11 A10 A7 A4 A3 A

47、00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K 8位位1片片 ROM1K 4位位2片片RAM 2K 8位位 ROM 1K 4位位 RAM1K 4位位 RAM&PD/ProgrY5Y4G1CBAG2BG2AMREQA14A15A13A12A11A10A9A0D7D4D3D0WR例例 1 CPU 与存储器的连接图与存储器的连接图(1) 写出对应的二进制地址码写出对应的二进制地址码例例2 假设同例假设同例1，要求最小，要求最小 4K为系统为系统 程序区，相

48、邻程序区，相邻 8K为用户程序区。为用户程序区。(2) 确定芯片的数量及类型确定芯片的数量及类型(3) 分配地址线分配地址线(4) 确定片选信号确定片选信号1片片 4K 8位位 ROM 2片片 4K 8位位 RAMA11 A0 接接 ROM 和和 RAM 的地址线的地址线 4K 8位位 ROM 4K 8 8位位 RAM4K 8 8位位 RAMPD/ProgrY0G1CBAG2BG2AMREQA15A14A13A12A11A10A0D7D4D3D0WR例例 2 CPU 与存储器的连接图与存储器的连接图+5VY1Y2例例 3 设设 CPU 有有 20 根地址线，根地址线，8 根数据线。根数据线。

49、并用并用 IO/M 作访存控制信号。作访存控制信号。RD 为读命令，为读命令， WR 为写命令。现有为写命令。现有 2764 EPROM ( 8K 8位位 ), 外特性如下：外特性如下：用用 138 译码器及其他门电路（门电路自定）画出译码器及其他门电路（门电路自定）画出 CPU和和 2764 的连接图。要求地址为的连接图。要求地址为 F0000HFFFFFH , 并并写出每片写出每片 2764 的地址范围。的地址范围。D7D0CEOECE片选信号片选信号OE允许输出允许输出PGM可编程端可编程端PGMA0A12(1) 写出对应的二进制地址码写出对应的二进制地址码(2) 确定芯片的数量及类型确

50、定芯片的数量及类型(3) 分配地址线分配地址线(4) 确定片选信号确定片选信号8片片 8K 8位位 EPROMA12 A0 接接 EPROM的地址线的地址线F0000H-FFFFFH 容量容量64KIO/M控制译码器工作，控制译码器工作，RD对应对应OE,WE对对应应PGMA13 A15 译码器输入端和高位地址一起片选译码器输入端和高位地址一起片选七、存储器的校验七、存储器的校验1 、编码的最小距离、编码的最小距离2 、汉明码、汉明码3、汉明码形成过程总结、汉明码形成过程总结4、循环冗余校验码、循环冗余校验码编码的纠错编码的纠错 、检错能力与编码的最小距离有关、检错能力与编码的最小距离有关L

51、编码的最小距离编码的最小距离D 检测错误的位数检测错误的位数C 纠正错误的位数纠正错误的位数汉明码是具有一位纠错能力的编码汉明码是具有一位纠错能力的编码L 1 = D + C ( DC )任意两组合法代码之间任意两组合法代码之间 二进制位数二进制位数 的的 最少差异最少差异L = 3 最多纠错最多纠错 1位位 最多检错最多检错 2位位 1 、编码的最小距离、编码的最小距离2 、汉明码、汉明码（1）汉明码的组成）汉明码的组成（2）奇偶校验）奇偶校验（3） 汉明码的纠错过程汉明码的纠错过程汉明码的组成需增添汉明码的组成需增添 ？位检测位位检测位检测位的位置检测位的位置 ？检测位的取值检测位的取值

52、？2k n + k + 1组成汉明码的三要素组成汉明码的三要素2i-1 ( i = 1，2， ， k )各检测位的取值与该位所在的检测各检测位的取值与该位所在的检测“小组小组” 中各位数值，以及校验方式有关中各位数值，以及校验方式有关（1）汉明码的组成）汉明码的组成各检测位各检测位 Ci 所承担的检测小组为所承担的检测小组为gi 小组独占第小组独占第 2i1 位位gi 和和 gj 小组共同占第小组共同占第 2i1 + 2j1 位位gi、gj 和和 gl 小组共同占第小组共同占第 2i1 + 2j1 + 2l1 位位 C1 检测的检测的 g1 小组包含第小组包含第 1，3，5，7，9，11，C2

53、 检测的检测的 g2 小组包含第小组包含第 2，3，6，7，10，11，C4 检测的检测的 g3 小组包含第小组包含第 4，5，6，7，12，13，C8 检测的检测的 g4 小组包含第小组包含第 8，9，10，11，12，13，14，15，24，（2）奇偶校验）奇偶校验v奇校验奇校验各检测位的值使各自对应监测小组中为各检测位的值使各自对应监测小组中为1的位数为奇的位数为奇数；数；如汉明码为如汉明码为7位，则检测位位，则检测位C1应使应使1、3、5、7位中的位中的1的个数为奇数，的个数为奇数，C2则应使则应使2、3、6、7位中位中1的个数的个数为奇数，为奇数，C4则应使则应使4、5、6、7位中位

54、中1的个数为奇数；的个数为奇数；v偶校验偶校验各检测位的值使各自对应监测小组中为各检测位的值使各自对应监测小组中为1的位数为偶的位数为偶数；数；例例1 求求 0101 按按 “偶校验偶校验” 配置的汉明配置的汉明码码解：解： n = 4根据根据 2k n + k + 1得得 k = 3汉明码排序如下汉明码排序如下:二进制序号二进制序号名称名称1 2 3 4 5 6 7C1 C2 C40 0101 的汉明码为的汉明码为 0100101b4b3 b2 b110C1= 3 5 7 = 0C2= 3 6 7 = 1C4= 5 6 7 = 001 0 1得各检测位位置得各检测位位置20 21 22由由

55、2i-1 ( i = 1，2， ， k )求求 0011按按“奇校验奇校验”配置配置 的汉明的汉明码码 二进制序号二进制序号 名称名称1 2 3 4 5 6 7C1 C2 C40 1 100 1 1解：解： n = 4 根据根据 2k n + k + 1取取 k = 3C1= 3 5 7 = 0C2= 3 6 7 = 1C4= 5 6 7 = 1 0011 的汉明码为的汉明码为 0101011例例2按配偶原则配置按配偶原则配置 1011 的汉明码的汉明码 二进制序号二进制序号 名称名称1 2 3 4 5 6 7C1 C2 C40 1 010 1 1解：解： n = 4 根据根据 2k n +

56、k + 1取取 k = 3C1= 3 5 7 = 0C2= 3 6 7 = 1C4= 5 6 7 = 0 0011 的汉明码为的汉明码为 0110011练习练习1形成新的检测位形成新的检测位 Pi ，如增添如增添 3 位位 （k = 3），）， 新的检测位为新的检测位为 P4 P2 P1 。以以 k = 3 为例，为例，Pi 的取值为的取值为P1 = 1 3 5 7P2 = 2 3 6 7P4 = 4 5 6 7对于按对于按 “偶校验偶校验” 配置的汉明码配置的汉明码 不出错时不出错时 P1= 0，P2 = 0，P4 = 0C1C2C4其位数与增添的检测位有关，其位数与增添的检测位有关，（3）

57、 汉明码的纠错过程汉明码的纠错过程P1= 1 3 5 7 = 0 无错无错P2= 2 3 6 7 = 1 有错有错P4= 4 5 6 7 = 1 有错有错P4P2P1 = 110第第 6 位出错，可纠正为位出错，可纠正为 0100101，故要求传送的信息为故要求传送的信息为 0101。纠错过程如下纠错过程如下例例3解：解： 已知接收到的汉明码为已知接收到的汉明码为 0100111（按配偶原则配置）试问要求传送的信息是什么（按配偶原则配置）试问要求传送的信息是什么? 练习练习2P4 = 4 5 6 7 = 1P2 = 2 3 6 7 = 0P1 = 1 3 5 7 = 0 P4 P2 P1 =

58、100第第 4 位错，可不纠位错，可不纠写出按偶校验配置的汉明码写出按偶校验配置的汉明码0101101 的纠错过程的纠错过程3、汉明码形成过程总结、汉明码形成过程总结v首先根据首先根据2k n + k + 1，求出需增加的检测位位数，求出需增加的检测位位数k；v再根据再根据2i-1 ( i = 1，2， ， k )确定确定Ci的位置；的位置；v然后根据奇偶原则配置然后根据奇偶原则配置Ci各位的值，各位的值，注意：按奇配注意：按奇配置与偶配置所求得的置与偶配置所求得的Ci值正好相反值正好相反；v纠错时，新的检测位纠错时，新的检测位Pi的取值与奇偶配置原则是相的取值与奇偶配置原则是相对应的；对应的

59、；v对于偶配置，不出错时对于偶配置，不出错时Pi的取值为的取值为0；而；而对于奇配对于奇配置，不出错时置，不出错时Pi的值为的值为1；4、循环冗余校验码、循环冗余校验码（1）循环冗余校验码）循环冗余校验码（2 2）模）模2 2运算运算（3 3）CRCCRC码的编码方法码的编码方法（4）CRC码的纠错码的纠错（5）生成多项式的选取）生成多项式的选取vCyclic Redundancy Check，CRCv基于模基于模2运算而建立编码规则的校验码，是在运算而建立编码规则的校验码，是在k位信息位信息码之后拼接码之后拼接r位校验码；位校验码；v应用应用CRC码的关键是如何从码的关键是如何从k位信息位简

60、便地得到位信息位简便地得到r位位校验位校验位(编码编码)，以及如何从，以及如何从k+r位信息码判断是否出错；位信息码判断是否出错；vCRC码可以发现并纠正信息存储或传送过程中连续出码可以发现并纠正信息存储或传送过程中连续出现的多位错误现的多位错误 。（1）循环冗余校验码）循环冗余校验码（2 2）模）模2 2运算运算以按位模以按位模2 2相加为基础的四则运算，不考虑进位和借位；相加为基础的四则运算，不考虑进位和借位；模模2 2加减加减v即即 0 00=00=0， 0 01=11=1，1 10=10=1，1 11=01=0；v按位加，可用异或逻辑实现；两个相同的数据的模按位加，可用异或逻辑实现；两