数字逻辑复习资料!!资料

1、数字逻辑 - 复习材料第一章 绪论知识点 1：编码、无权代码、有权代码知识点 2 ：数制、进制变换知识点 3 ：定点数、浮点数知识点 4 ：模拟信号、数字信号、模拟电路、数字电路一、选择题1、以下代码中为无权码的为 ( CD )。A 、 8421BCD码 B 、5421BCD码 C 、 余三码 D 、格雷码2、一位十六进制数可以用 ( C ) 位二进制数来表示。A、B 、 C 、 D 、163、十进制数 25 用 8421BCD码表示为( B )。A、10 101B、0010 0101 C 、 100101 D 、101014、在一个 8 位的存储单元中，能够存储的最大无符号整数是( CD )

2、。A、(256)10 B 、(127)10 C 、( FF)16 D 、(255)105、常用的 BCD码有 ( CD )。A、 奇偶校验码B、 格雷码C、 8421 码 D、 余三码6 、 与模拟电路相比，数字电路主要的优点有 ( BCD )。A、 容易设计B、 通用性强C、 保密性好D、 抗干扰能力强二、判断题(正确打，错误的打)1 、数字电路中用“ 1”和“ 0”分别表示两种状态 , 二者无大小之分。 ( )2 、格雷码具有任何相邻码只有一位码元不同的特性。 ( )3、八进制数( 18) 8比十进制数( 18)10 小。( )4、在时间和幅度上都离散的信号是数字信号，语音信号不是数字信号

3、。( )三、填空题1、数字信号的特点是在幅度 上和 时间 上都是离散，其高电平和低电平常用 1和 0 来表示。2、分析数字电路的主要工具是逻辑代数 ，数字电路又称作 逻辑电路 。3、常用的 BCD码有 8421BCD码 、2421BCD码、5421BCD码、余三码 等。常用的可靠性代 码有 格雷码 、 奇偶校验码 等。4、(10110010. 1011) 2=( 262.54 ) 8=( B2.B )165、( 35. 4)8 =(11101.1 )2 =( 29.5) 10=(1D.8 ) 16=(0010 100.010 1) 8421BCD6、(39. 75 ) 10=(100111.1

4、1)2=(47.6) 8=( 27.C) 167、( 5E. C)16=(1011110.11 ) 2=( 136.6 ) 8=(94.75) 10= (1001 0100.0111 0101 ) 8421BCD8、( 0111 1000) 8421BCD = (1001110)2=( 116) 8=( 78) 10=( 4E) 16数字逻辑 - 复习材料第二章 逻辑代数基础知识点 1：逻辑函数、逻辑函数的六种表示方式知识点 2 ：基本的逻辑运算（与、或、非、与非、或非、与或非、异或） 、逻辑运算规则知识点 3 ：三个定理：代入定理、反演定理、对偶定理知识点 4 ：逻辑函数两种标准形式、逻辑函

5、数的变换（与非与非、或非或非、与或非式） 知识点 5 ：逻辑函数的公式法化简、卡若图表示和卡诺图法化简、具有无关项的卡诺图化简一、选择题1、当逻辑函数有 n 个变量时，共有 （ D ） 个变量取值组合。A、 nB、2nC、n2D、2n2、逻辑函数的表示方法中具有唯一性的是（ AD ）。A 、真值表 B 、表达式 C 、逻辑图 D 、卡诺图3、 F AB BD CDE AD （ AC ）。A、 AB D B 、 （A B）D C 、（A D）（B D） D 、 （A D）（B D）4、求一个逻辑函数 F 的对偶式，可将 F 中的 （ ACD ）。A 、“”换成“ +”，“+”换成“ ”B、原变量

6、换成反变量，反变量换成原变量C、变量不变D、常数中“ 0”换成“ 1”，“ 1”换成“ 0”E、常数不变5、在何种输入情况下， “与非”运算的结果是逻辑 0。 （ D ）A、全部输入是 0 B 、任一输入是 0 C 、仅一输入是 0 D 、全部输入是 16、在何种输入情况下， “或非”运算的结果是逻辑 0。 （ BCD ）A、全部输入是 0 B 、全部输入是 1 C 、任一输入为 0，其他输入为 1 D 、任一输入 为1二、判断题（正确打，错误的打）1、逻辑变量的取值，比大。 （ ）。2、异或函数与同或函数在逻辑上互为反函数。 （ ）。3、若两个函数具有相同的真值表，则两个逻辑函数必然相等。（

7、 ）。4、因为逻辑表达式 A+B+AB=A+B成立，所以 AB=0成立。（ ）5、若两个函数具有不同的逻辑函数式，则两个逻辑函数必然不相等。（ ）6、逻辑函数 F AB AB BC BC已是最简与或表达式。 （ ）7、对逻辑函数 F AB AB BC BC利用代入规则，令 A=BC代入，得F BCB (BC)B BC BC BC BC 成立。( ) 三、填空题与 、或 、 非 三种。常用的几种1、逻辑代数又称为布尔代数。最基本的逻辑关系有 数字逻辑 - 复习材料 导出的逻辑运算为 或非 、 或非 、与或非 、 同或 、 异或 。2、逻辑函数的常用表示方法有 逻辑表达 、 真值表 、 逻辑图 。

8、3、逻辑代数的三个重要规则是 代入规则 、 对偶规则 、 反演规则 。4、逻辑函数 F A B C D的反函数 F AB(C D) 。5、逻辑函数 F=A(B+C)1 的对偶函数是 F D=A+BC+0 。6 、 添 加 项 公 式 AB AC BC AB AC 的 对 偶 式 为 (A B)(A C)(B C) (A B)(A C)。7、逻辑函数 F (AB AB AB AB) 0 。8 、 已 知 函 数 的 对 偶 式 为 FD (AB) (CD BC) ， 则 它 的 原 函 数 为F (A B)(C D)(B C) 。四、分析与计算题1、已知逻辑函数 F(A,B,C,D) ABCD

9、ACD AC(1) 求该逻辑函数的反演函数、对偶函数(2) 求该逻辑函数的最大项表达式、最小项表达式( 3)求该逻辑函数的与非 -与非表达式、或非 -或非表达式、与或非式 解：(1)反演函数 F=(A +B+C+D )(A+C +D)(A +C)对偶函数 FD=(A+B +C+D)(A +C+D)(A+C)(2)最大项表达式 F=(A+B +C+D)(A +C+D)(A+C) 最小项表达式 F=AB CD+A CD+AC(3) 与非与非 F=(F )=(A +B+C+D )(A+C +D )(A +C) 或非或非 FD=(A+B +C+D)(A +C+D)(A+C)=( (A+B +C+D)(

10、A +C+D)(A+C) F=(FD)D与或非 F=(F)=(A+B+C+D )(A+C +D )(A +C )2、对下列逻辑函数的进行化简：(1) F(A,B,C) AB AB BC BC(2) F(A,B,C,D) m(0,2,4,6,8) d(10,11,12,13,14,15)(3) F(A,B,C,D) AC BC BD CD A(B C) A BCD ABDE数字逻辑 - 复习材料解：(1) F(A,B,C) AB AB BC BC=AB +AB(C+C )+BC +(A+A )BC=AB +ABC+A BC +BC +AB C+A BC =(AB +AB C)+(BC +ABC)

11、+(ABC+ABC) =AB +BC+AC2) F(A,B,C,D)m(0,2,4,6,8) d(10,11,12,13,14,15)CD=m0+m2+m4+m6+m8+d10+d11+d12+d13+d14+d15ABCD ABDEF=(ABCD+ABCD+ABCD+AB CD)+(ABC D+ABCD)+(A BCD+ABCD +ABCD +A BCD)=C D +ABD+CD 3) F(A,B,C,D) AC BC BD CD A(B C)解： YACBCBDCD A(B C ) A BCD AB DEA(B C )ACBCBDCD A(B C) AB DEACBCBDCD A AB D

12、EABCBDCDABCBD第三章 逻辑门电路知识点 1：半导体元器件的开关特性知识点 2 ：OC 门、 OD 门、三态门知识点 3 ：TTL 数字集成电路的各种系列及其特性数字逻辑 - 复习材料知识点 4 ：CMOS 数字集成电路的各种系列及其特性知识点 5 ：TTL 电路与 CMOS 电路的连接一、选择题1、三态门输出高阻状态时， （ ABD ） 是正确的说法。A 、用电压表测量指针不动B、相当于悬空 C、电压不高不低D、测量电阻指针不动2、以下电路中常用于总线应用的有（ A ）。A、TSL 门 B、OC门C、漏极开路门D、CMOS 与非门3、三极管作为开关使用时，要提高开关速度，可（ AC

13、D ）。A 、降低饱和深度B、增加饱和深度C、采用有源泄放回路D、采用抗饱和三极管4、CMOS 数字集成电路与 TTL 数字集成电路相比突出的优点是 （ ACD ）。A 、微功耗 B、高速度 C、高抗干扰能力 D、电源范围宽5、与 CT4000 系列相对应的国际通用标准型号为 （ B ）。A 、 CT74S 肖特基系列B、 CT74LS 低功耗肖特基系列C、CT74L 低功耗系列D、 CT74H 高速系列二、判断题（正确打，错误的打）1、TTL 与非门的多余输入端可以接固定高电平。 （ ）2、当 TTL 与非门的输入端悬空时相当于输入为逻辑1。（ ）3、三态门的三种状态分别为：高电平、低电平、

14、不高不低的电压。（ ）三、填空题1、集电极开路门的英文缩写为 OC 门，工作时必须外加 电源 和 负载 。2、OC 门称为 集电极开路门 门，多个 OC 门输出端并联到一起可实现 线与 功能。3、国产 TTL 电路 CT4000 相当于国际 SN54/74LS 系列，其中 LS 表示 低功耗肖特基 。四、分析与计算题1、分析下列两个电路图（ a）、 （b）的逻辑功能。Y2、在下图所示的电路中，已知G1、G2、G3 为 OD 输出的与非门 74LS03 ，输出高电平时 的漏电流最大值为 I OH（MAX ） =5A ，输出低电平为 V OL（ MAX ）=0.33V 时允许的最大负载电流为IOL

15、（MAX）=5.2mA。负载门 G4、G5、G6为 74LS00 ，它的高电平输入电流最大值IIH（MAX）和低电平输入电流最大值 IIL（MAX ）均为 1A。若 V DD =5V ，要求 V OH4.4V、VOL0.33V，试求 RL 取值的允许范围。 （ P96）数字逻辑 - 复习材料解：据RL (max)UDD74HC03G1G374HC00G4有：(VDD VOH )/(nI OH (max) mIIH (max) )R L(max)(VDD VOH ) /(nI OH (max) mI IH (max) )(5 4.4) /(3 5 10 6 6 10 6)28.6k又据 R L

16、(min)(VDD VOL ) /( I OL (max)m|IIH (max) |)R L(min)(VDDVOL ) /( I OL (max)m| IIL (max) |)(5 0.33) /(5.2 10 3 6 10 6) 0.90k故RL 允许的取值范围为28.6k RL0.90k 3、在下图所示的电路中，已知 G1、G2为 OC 门，输出管截止时的漏电路为 IOH=200 A ， 输出管导通时允许的最大负载电流为I OL（MAX ）= 16mA 。G3、G4、G5 为 74 系列的与非门， 它们的低电平输入电流为 I IL= -1mA 时，高电平输入电流为 IIH=40A。若 V

17、 CC=5V ，要求 OC门 输出的高电平 V OH3.0V 、VOL 0.4V ，试求电路中的外接负载电阻 RL 选定合适的阻值。 （P133）UCC6数字逻辑 - 复习材料R L(min )0.35kVCC VOL5 0.4 kI OL (max) m|I IL | 16 3 1=1k选定的 RL 值应在 2.63k与 0.35k之间，故取数字逻辑 - 复习材料第四章 组合逻辑电路知识点 1：小规模组合逻辑电路的分析与设计方法知识点 2 ：常用的中规模集成器件及其主要的集成电路芯片型号：编码器、译码器、数据选 择器知识点 3 ：用中规模集成器件实现组合逻辑电路的设计（编码器、译码器、数据选

18、择器） 知识点 4 ：CMOS 数字集成电路的各种系列及其特性知识点 5 ：竞争冒险的概念、判断方法、消除方法一、选择题1、列表达式中不存在竞争冒险的有CD ）。2、B AB B、 F BC AB C、 F ABC ABD、F (A B)AD若在编码器中有 50 个编码对象，则要求输出二进制代码位数为 A、5一个 16选 1 的数据选择器，其地址输入（选择控制输入）端有B、6C、10D、50）位。4、A、1B、2C、4D 、16下列各函数等式中无冒险现象的函数式有 （ D）A、FBCACABB 、 F AC BCAB C、F ACBC AB ABD、FBCACABBC AB ACE、 FBC

19、ACAB AB5、函数FACABBC，当变量的取值为（ACD ） 时，将出现冒险现象。A、B=C=1B、B=C=0C、A=1 ，C=0D、 A=0，B=06、四选一数据选择器的数据输出Y 与数据输入Xi和地址码 Ai 之间的逻辑表达式为 Y=）个。C3、（ A ）。A、A1A0 X 0A1A0X1 A1A0 X2A1A0XB、A1A0 X0C、 A1 A0 X1 D、A1A0 X7、一个8 选一数据选择器的数据输入端有（EA、1B、2C、 3D338、）个。4E、89、在下列逻辑电路中，不是组合逻辑电路的有 A 、译码器B、编码器八路数据分配器，其地址输入端有A、1B、2C、C、全加器 C ）

20、 个。3）。D 、寄存器D、AB ）。E、810、组合逻辑电路消除竞争冒险的方法有A 、修改逻辑设计B、在输出端接入滤波电容C、后级加缓冲电路D、屏蔽输入信号的尖峰干扰11、用 3 线-8 线译码器 74LS138 实现原码输出的 8 路数据分配器，应ABC ）。A、STA =1， STB =D ， STC =0 B、 STA=1， STB =D， STC =D数字逻辑 - 复习材料C、 STA =1， STB =0， STC =D D 、 STA =D ， STB =0 ， STC =012、以下电路中，加以适当辅助门电路，A 、二进制译码器B 、数据选择器AB ）适于实现单输出组合逻辑电路

21、。C、数值比较器 D、七段显示译码器13、用四选一数据选择器实现函数F A1A0 A1 A0 ，应使 （ A ）。A、D0=D2=0 ， D1=D3=1B、D0=D2=1 ， D1=D3=0C、D0=D1=0 ， D2=D3=1D、D0=D1=1 ， D2=D3=0A2 A2 A1 ，应 （ AB ）。14、用 3 线-8 译码器 74LS138 和辅助门电路实现逻辑函数 FA、用与非门， F （Y0Y1Y4Y5Y6Y7 ）B、用与门， F Y2Y3C、用或门， F Y2 Y3D 、用或门， FY0 Y1 Y4 Y5 Y6 Y7二、判断题（正确打，错误的打）1、优先编码器的编码信号是相互排斥的

22、，不允许多个编码信号同时有效。 （ ）2、编码与译码是互逆的过程。 （ ）3、液晶显示器的优点是功耗极小、工作电压低。 （ ）4 、液晶显示器可以在完全黑暗的工作环境中使用。 （ ） 5、共阴接法发光二极管数码显示器需选用有效输出为高电平的七段显示译码器来驱动。（）6、用数据选择器可实现时序逻辑电路。 （ ）7、组合逻辑电路中产生竞争冒险的主要原因是输入信号受到尖峰干扰。 （ ）三、填空题1、消除竟争冒险的方法有 修改逻辑设计（增加多余项） 、 接入滤波电容 、 加选通 脉冲 等。四、分析与设计题1、分析下图所示的组合逻辑电路的逻辑功能： （1）写出该电路的逻辑函数表达式、并化为最简的与或式

23、（2）写出该电路的真值表，并所名该电路的逻辑功能图（ a）数字逻辑 - 复习材料逻辑函数表达式解：（1）Y1(AY2(A(Y1B C)B)Y2 B)图（b）Y3最简的与或式：Y=ABC+AB+B=AB+B=A+B2）真值表：Y Y1 Y2 B (A B C) (A B) B电路的逻辑功能：电路的输出 Y 只与输入 A 、 B 有关，而 与输入 C 无关。Y 和 A 、B 的逻辑关系为： A、B 中只要一个为 0，Y=1；A、B 全为 1 时， Y=0 。所以 Y 和 A 、 B 的逻辑关系 为与非运算的关系。2、用与非门设计一个楼上、 楼下开关的控制逻辑电路来控制楼梯上的路灯， 使之在上楼前，

24、用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。（1）列出该电路的真值表、并写出该电路的逻辑函数表达式（2）将（ 1）中所获得的逻辑函数表达式进行化简，并做逻辑函数的变换（ 3 ）判断你所得到的电路是否存在竞争冒险2.解：（ 1）设楼上开关为 A ，楼下开关为 B，灯泡为 Y。并设 A 、B 闭合时为 1，断开时为 0； 灯亮时 Y 为 1，灯灭时 Y 为 0。根据逻辑要求列出真值表。10数字逻辑 - 复习材料2)逻辑表达式： Y AB ABY (A)B)(A)A)( AB) B) ( AB) A)用与非门实现：3、设 1 和0 是

25、数据选择器的控制端，已为最简与或表达式)0、1、2 是数据输入端， 为输出端，试设计一个具有表 2-1 功能的数据选择器。并用给出的门电 路实现该逻辑电路。(1) 数据输入端 0、1 、2 和控制端 1、 0 分别 接逻辑开关， 输出接逻辑电平显示端口。 改变控制端和数据端 的逻辑电平，记录 的逻辑状态。验证其是否满足表 2-1 的 逻辑功能。(2) 2 接一个 1kHz 的脉冲信号， 0、 1 为低电平， 改变控制端的逻辑电平，用示波器观察并记录 端的波形。S1 S04、试用 4 选 1 数据选择器实现交通信号灯等监视电路。每一组信号灯均由红、黄、绿 三盏灯组成。正常工作情况下，任何时刻必有

26、一盏灯点亮，而且只允许有一盏灯点亮；而当 出现其他五种灯亮情况时，电路发生故障，这时要求发出故障信号，以提醒维修人员前去维 修。5、试用 3F线1-4 A线C译码器 74LS138 和门电路实现如下多输出逻辑函数。F2 ABC ABC BCF3 BC ABC11数字逻辑 - 复习材料第五章 集成触发器知识点 1：基本 RS触发器知识点 2 ：时序逻辑电路的电路图、状态表、状态方程、状态转移图、次态卡诺图表示方法知识点 3：同步 RS、同步 D 、同步 JK、同步 T 触发器的电路原理、特征方程、状态转移表 知识点 4 ：不同触发器之间的相互转换知识点 5：主从 RS触发器、主从 JK 触发器的

27、特点、特征方程、状态转移表知识点 6：维持 -阻塞 D 触发器、边沿 JK 触发器的特点、特征方程、状态转移表一、选择题1、2、3、4、5、N 个触发器可以构成能寄存A、N-1 在下列触发器中，有约束条件的是A 、主从 JK 触发器 B、主从 一个触发器可记录一位二进制代码， 08 位二进制信息要2B 、 3T 触发器，若现态B、NB ）C、位二进制数码的寄存器。N+1C ）。D 触发器它有 （D、 2N6、7、8、9、A、 存储A、 对于B、1C、2D ） 个触发器。C、4Qn=0，欲使次态D、D、A、对于A、对于A、对于A、欲使B、1C、T 触发器，若现态Qn=1，欲使次态B、1C、D 触

28、发器，欲使Qn+1=Qn，应使输入B、1C、 QJ=K ，则可完成C、同步 RS 触发器 个稳态。E、48Qn+1=1，D、 QQn+1=1，D、 QD 、边沿 D 触发器应使输入 T=（ BD应使输入 T=（ ADD= （ C ）。D、 Q）。）。C ） 触发器的逻辑功能。 D、TJK 触发器，若RSJK 触发器按 Qn+1=Qn 工作，可使 JK 触发器的输入端 （ ABDE ）。B、DC、TA、J=K=0B、J=Q,K= Q C、 J= Q ,K=QD 、J=Q,K=0E、J=0,K= Q10、欲使 JK 触发器按 Qn+1= Q n工作，可使 JK 触发器的输入端 （ ACDE ）。A

29、、J=K=1 B、J=Q,K= QC、 J= Q ,K=QD 、J=Q,K=1E、J=1,K=Q 11、欲使 JK 触发器按 Qn+1=0 工作，可使 JK 触发器的输入端 （ BCD ）。A 、 J=K=1 B、 J=Q,K=Q C、 J=Q,K=1D、 J=0,K=1E、 J=K=112、欲使 JK 触发器按 Qn+1=1 工作，可使 JK 触发器的输入端 （ BCE ）。12数字逻辑 - 复习材料D 、J=K=0E、J=Q,K=0A、J=K=1B、J=1,K=0C、 J=K= Q13、欲使 D 触发器按 Qn+1=Qn工作，应使输入 D= （ D ）。A、0B、1C、QD、 Q14、下列

30、触发器中，克服了空翻现象的有 （ ABD ）。A、边沿 D 触发器 B、主从 RS触发器 C、同步 RS 触发器 D、主从 JK 触发器15、下列触发器中，没有约束条件的是 （ D ）。A、基本 RS触发器 B、主从 RS触发器 C、同步 RS触发器 D、边沿 D 触发器16、描述触发器的逻辑功能的方法有 （ ABCD ）。A 、状态转换真值表 B、特性方程 C、状态转换图 D、状态转换卡诺图17、为实现将 JK 触发器转换为 D 触发器，应使 （ A ）。A、J=D,K= D B、 K=D,J= D C、J=K=DD 、J=K= D18、边沿式 D 触发器是一种 （ C ） 稳态电路。A、无

31、B 、单C、双D 、多二、判断题（正确打，错误的打）1、D 触发器的特性方程为 Qn+1=D ，与 Qn 无关，所以它没有记忆功能。 （ ）2、 RS触发器的约束条件 RS=0表示不允许出现 R=S=1 的输入。（ ）3、同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。（ ）4、主从 JK 触发器、边沿 JK 触发器和同步 JK 触发器的逻辑功能完全相同。 （ ）5、若要实现一个可暂停的一位二进制计数器，控制信号A=0 计数， A=1 保持，可选用T 触发器，且令 T=A 。（ ）6、由两个 TTL 或非门构成的基本 RS触发器，当 R=S=0 时，触发器的状态为不定。 （ ）7、

32、对边沿 JK 触发器，在 CLK 为高电平期间，当 J=K=1 时，状态会翻转一次。 （ ）三、填空题1、触发器有 2 个稳态，存储 8 位二进制信息要 8 个触发器。2、一个基本 RS 触发器在正常工作时，它的约束条件是R+ S =1，则它不允许输入 S=0 且 R= 0 的信号。3、触发器有两个互补的输出端 Q 、Q ，定义触发器的 1 状态为 Q=1、Q=0，0 状态为 Q=0、=1，可见触发器的状态指的是Q 端的状态。4、一个同步正常工作时，不允许输入R+S=1 的信号，因此它的约束条件是 RS=0 。5、在一个 CLK 脉冲作用下， 引起触发器两次或多次翻转的现象称为触发器的空翻 ，

33、触发方式为 主从 式或 边沿 式的触发器不会出现这种现象。四、分析与设计题1、分析下图所示的时序逻辑电路图的逻辑功能。（1）写出该电路的状态转移表（ 2）写出该电路的状态转移方程13数字逻辑 - 复习材料3）画出该电路的状态转移图Q QG3 G4J CLK K四 1.（1）电路的状态转移表：得钟控 JK 触发器的特性方程：2）电路的状态转移方程：将 S=JQ n、R=KQ n 代入钟控 RS 触发器的特性方程，14数字逻辑 - 复习材料时序图15数字逻辑一复习材料题4. 22试画出图F4, 22电路在一系列防信号作用下端输 岀电压的波形：借发器为为边沿紋发结构，初始状态为Q。Q、& G題4.1

34、3试画出哥P4. 23电路在图中所示CPX 信号作用b &、仏、Q、 的输出电压披形，并说明输岀信号的频奉与忙严信号频率之间的羌 系CPO-i LI I I I 1 丄 1丄1 Illi 呵ii 1 i i i i Il nUi I I I I J I JI I I I i i i i i i i i i i ii i i 丨 iill i (7 t=J_i_i_i_iiuu i|I r 小 I I I I I I I I I I I I I I I:hmTOMW数字逻辑 - 复习材料第六章 时序逻辑电路知识点 1：同步时序逻辑电路、异步时序逻辑电路的分析（驱动方程、时钟方程、输出函数、 状态

35、方程、状态转移表、状态转移）知识点 2 ：同步时序逻辑电路（原始状态转移表、状态转移图、状态化简、状态方程）、简单的异步时序逻辑电路（时钟方程的选择、状态表化简、状态方程）的设计。特别注 意加、减、可逆计数器的设计方法。知识点 3 ：寄存器和移位寄存器、常用的计数器、任意进制计数器的构成方法知识点 4 ：顺序脉冲信号、序列脉冲信号的产生方法一、选择题1、2、同步计数器和异步计数器比较，同步计数器的显著优点是 A 、工作速度高 B、触发器利用率高 C、电路简单 把一个五进制计数器与一个四进制计数器串联可得到 A、4B、53、C、9 （ C ）。D、（ A ）。D 、不受时钟 CLK 控制。D ）

36、 进制计数器。20下列逻辑电路中为时序逻辑电路的是A 、变量译码器 B、加法器C、数码寄存器4、 N 个触发器可以构成最大计数长度（进制数）为C、N2A、NB、2ND 、数据选择器D ） 的计数器。D、2N5、N 个触发器可以构成能寄存 （ B ）位二进制数码的寄存器。A、N-1B、 NC、N+1D、2N6、五个 D 触发器构成环形计数器，其计数长度为（ A ）。A、5B、10C、25D、 327、同步时序电路和异步时序电路比较，其差异在于后者（ B ）。A 、没有触发器B、没有统一的时钟脉冲控制C、没有稳定状态D 、输出只与内部状态有关8、欲设计 0，1，2，3，4，5，6，7 这几个数的计

37、数器，如果设计合理，采用同步二进制计 数器，最少应使用 （ B ）级触发器。A、2B、3C、4D 、89、用二进制异步计数器从 0 做加法，计到十进制数 178，则最少需要 （ D ）个触发器。A、2B、6C、 7D、8E、 1010、若用 JK触发器来实现特性方程为 Qn1 AQn AB ，则JK端的方程为 （ AB ）。A 、J=AB ， K= （A B） B、J=AB，K= AB C、J=（A B） ，K=AB D、J=AB，K=AB11、若要设计一个脉冲序列为 1101001110 的序列脉冲发生器，应选用 （ C ）个触发器。A、2B、3C、 4 D、10、判断题（正确打，错误的打）

38、1、同步时序电路由组合电路和存储器两部分组成。（ ）17数字逻辑 - 复习材料2、组合电路不含有记忆功能的器件。 （ ）3、同步时序电路具有统一的时钟 CLK 控制。（ ）4、异步时序电路的各级触发器类型不同。 （ ）5、环形计数器在每个时钟脉冲 CLK 作用时，仅有一位触发器发生状态更新。 （ ）6、环形计数器如果不作自启动修改，则总有孤立状态存在。（ ）7、计数器的模是指构成计数器的触发器的个数。（ ）8、D 触发器的特征方程 Q n+1=D ，而与 Qn 无关，所以， D 触发器不是时序电路。 （ ）9、在同步时序电路的设计中，若最简状态表中的状态数为2N，而又是用 N 级触发器来实现其

39、电路，则不需检查电路的自启动性。 （ ）10、把一个 5 进制计数器与一个 10 进制计数器串联可得到 15进制计数器。 （ ） 三、填空题1、寄存器按照功能不同可分为两类：移位 寄存器和 数码 寄存器。2、数字电路按照是否有记忆功能通常可分为两类：组合逻辑电路 、 时序逻辑电路 。3、由四位移位寄存器构成的顺序脉冲发生器可产生4 个顺序脉冲。4、时序逻辑电路按照其触发器是否有统一的时钟控制分为同步 时序电路和 异步时序电路。四、分析与设计题1、分析下图所示的逻辑电路图，说明该电路的逻辑功能。要求：（ 1）写出该电路的驱动方程、输出函数（ 2）写出该电路的状态转移方程（ 3）列出该电路的状态转

40、移表、状态转移图（4）说明该电路的逻辑功能FF0FF1FF2图（ a）解：（a）图： （1）输出函数： Y （XQn ） X Qn图（ b）驱动方程：T1 XT0 1Q0n18数字逻辑 - 复习材料 n 1 n（ 2）T 触发器的特性方程： Qn 1 T Qn将各触发器的驱动方程代入，即得电路的状态方程：Q1n 1 T1 Q1n X Q0n Q1n状态图：Q0n T0 Q0n 1 Q0n Q0n3 ) 状态表：输入现态次态输出XQ1nQ0nQ1n 1Q0n 1000011001101010111011001100110101000110011111101（a） 状态图CLK（4） 逻辑功能：由

41、状态图可以看出，当输入X 0 时，在时钟脉冲 CLK 的作用下，电路的 4 个状态按递增规律循环变化，即：000110 1100当 X 1 时，在时钟脉冲 CLK 的作用下，电路的 4 个状态按递减规律循环变化，即： 0011100100可见，该电路既具有递增计数功能， 又具有递减计数功能， 是一个 2 位二进制同步可 逆计数器。b图：（1）异步时序电路，时钟方程： CLK 2 Q1， CLK 1 Q0，CLK 0 CP 电路没有单独的输出，为穆尔型时序电路。驱动方程：D2 Q2n，D1 Q1n ，D0 Qn0（2）D 触发器的特性方程：Qn 1 D将各触发器的驱动方程代入，即得电路的状态方程

42、：Q2n 1D2Qn2Q1上升沿时刻有效Q1n 1D1Q1nQ0上升沿时刻有效Q0n 1D0Q0nCLK 上升沿时刻有效19状态图：数字逻辑 - 复习材料（ 3 ）状态表：（ 4）逻辑功能：由状态图可以看出，在时钟脉冲CLK 的作用下，电路的 8 个状态按递减规律循环变化，即：000 111 110 101 100 011 010 001000 电路具有递减计数功能，是一个 3 位二进制异步减法计数器。2、设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢7进 1，产生一个进位输出。Q2Q1 Q0 /Y状态分配：已是二进制状态。2.解：原始状态图如题图所示：状态化简：已经最简。下降沿触

43、发的 JK 触发器，分别用因需用 3位二进制代码，选用 3个 CLK 表示。由于要求采用同步方案，故时钟方程为：CLK 2 CLKFF0、FF1、FF2CLK1CLK 0Q1nQ2n3、设计一个串行数据检测电路，当连续输入3个或 3个以上 1时，电路的输出为 1，其它情况下输出为 0。例如：输入 X101100111011110输入 Y000000001000110解：建立原始状态图：设电路开始处于初始状态为S0。第一次输入 1 时，由状态S0 转入状态 S1，并输出 0；若继续输入 1，由状态 S1 转入状态 S2，并输出 0； 如果仍接着输入 1，由状态 S2 转入状态 S3，并输出 1；

44、 此后若继续输入 1，电路仍停留在状态 S3，并输出 1。数字逻辑 - 复习材料Qn2Qn0 Q1n Qn0Q0n 1(Q2nQ1n)Qn0 1Q0nQ0nQ1n Qn2Q0n Q1nQ1nQ0nQn2 Q1n Q2nQn 1 JQn KQnJ0(Q2nQ1n ) 、K01J1Q0n、 K1(Qn2Q0n )J2Q1n Q0n 、K2Q1n检查电路是否可自启动： 将无效状态 111 代入状态方程计算： 可见 111 的次态为有效状态 000， 电路能够自启动n 11(Q2nQ1n )Qn0 1Q0n 0Q0nQ1n Qn2Q0n Q1n 0Qn2 1Q1nQ0nQn2 Q1n Q2n21数字逻

45、辑 - 复习材料电路无论处在什么状态，只要输入0，都应回到初始状态，并输出状态分配0，以便重新计数。状态化简选触发器，求时钟、输出、状态、驱动方程 选用 2 个 CLK 下降沿触发的 JK 触发器，分别用 输出函数：状态方程：0000010Y的卡诺图nnQ1Q0X 00 01 11 1010000110000 01 11 10n1(a) Q0 的卡诺图S0=00S1=01S2=10FF0、FF1 表示。采用同步方案，即取：Q0nQ1n 122XQ1nXQ1n Qn0( 1)式XQ0nQ1n XQ1n （2）式数字逻辑 - 复习材料JQnKQn3）1）（ 2）（ 3）式比较，得驱动方程：nJ0

46、XQ1nK0 1K1 X电路图J1 XQ0n检查电路能否自启动将无效状态 11 代入输出函数和状态方程计算：电路能够自启动。4、设计一个按自然态序变化的 7 进制同步加法计数器，计数规则为逢 7 进 1，产生一个 进位输出。5、试设计一个 8421BCD编码的异步十进制减法计数器， 并要求所设计的电路能具有自启 动特性。（P331）6、试用两片同步十进制计数器 74160 接成二十九进制计数器。7、用带反馈逻辑电路的 3 位移位寄存器，产生 00010111 这样一组的序列信号。 （ P313）23数字逻辑 - 复习材料第七章 半导体存储器知识点 1：ROM 、 RAM 的结构、组成、工作原理

47、 知识点 2 ：ROM 和 RAM 存储容量的扩展（位扩展法、字扩展法） 知识点 3 ：用 ROM 实现组合逻辑电路的设计一、选择题1、一个容量为 1K8 的存储器有 （ BD ）个存储单元。A、8B、8KC、 8000D、 81922、要构成容量为 4K8 的 RAM ，需要 （ D ）片容量为 2564 的 RAM 。A、2B、4C、8D、 323、寻址容量为 16K8的 RAM 需要 （ C ）根地址线。A 、 4 B 、 8C、 14D、 16E、 16K4、若 RAM 的地址码有 8 位，行、列地址译码器的输入端都为4 个，则它们的输出线（即字线加位线）共有 （ C ） 条。A 、

48、8B 、 16 C、 32D、 2565、某存储器具有 8根地址线和 8 根双向数据线，则该存储器的容量为 （ C ）。A、83B、8K 8C、2568D、256 2566、随机存取存储器具有 （A ） 功能。A、读 /写B、无读 / 写 C、只读D、只写7、欲将容量为128 1 的RAM 扩展为1024 8，则需要控制各片选端的辅助译码器的输出端数为 （ D ）。A、1B、2C、3D、88、欲将容量为256 1 的RAM 扩展为1024 8，则需要控制各片选端的辅助译码器的输入端数为 （ B ）。A、4B、2C、3D、89、只读存储器 ROM 在运行时具有 （ A ） 功能。A、读/无写 B、无读 /写 C、读/写D、无读 /无写10、只读存储器 ROM 中的内容，当电源断掉后又接通，存储器中的内容 （ D ）。A、全部改变 B、全部为 0 C、不可预料 D 、保持不变11、随机存取存储器 RAM 中的内容，当电源断掉后又接通，存储器中的内容 （ C ）。 A、全部改变 B、全部为 1 C、不确定D 、保持不变12、用若干 RAM 实现位扩展时，其方法是将 （ ACD ）相应地并联在一起。A、地址线B、数据线C、片选信号线D、读 /写线13、PROM 的与陈列（地址译码器）是 （ B ）。A 、全译码可编程阵列B、全译码不可编程阵列C、非全译码可编程阵列D 、非全