时序逻辑电路.docx

1、第十六单元时序逻辑电路（ 8 学时 第 4956 学时 ）主要内容： 时序逻辑电路的分析与设计教学重点： 时序逻辑电路的分析与设计方法教学难点： 时序逻辑电路的设计教学方法： 启发式教学、探究式教学教学手段： 实验、理论、实际应用相结合第一部分知识点一、时序电路概述时序电路的状态及输出是与时间顺序有关的，由组合电路和存储电路（多为触发器）组成，1、特点任意时刻的输出，不仅与该时刻的输入有关、还与电路原来的状态有关。2、分类按逻辑功能分为计数器、寄存器等， 按触发器工作分为同步电路和异步电路，按电路输出信号特性分为 Mealy 型（输出与输入及电路现态有关）和Moore 型（输出仅与电路现态有关

2、）电路。二、时序电路的分析1、分析步骤（ 1）写出电路的时钟方程 （各触发器的 CP 表达式）、输出方程 （各输出端表达式） 及驱动方程 （各触发器的触发信号表达式） 。（ 2）求出电路的状态方程（各触发器的状态表达式）（ 3）计算得出电路工作状态表（ 4）画状态图及时序图（ 5）分析电路功能2、分析举例分析时序电路（ 1）时钟方程 CP0=CP1=CP 2=CP输出方程 YQ2n Q1n Q0n驱动方程 J 0n、0n，1n、 K1n2nnQ2K20Q0 ，J1、K2Q1QJQQ（ 2）状态方程将 J、 K 代入 JK 触发器特征方程Q n 1JQ nKQn 得各触发器状态方程：n 1nQn

3、 1QnQn 1QnQ0Q2、1021（ 3）计算得到状态表现 态次 态输 出Q2nQ1nQ0nQ2n |1 Q1n 1 Q0n 1Y00000110010111010101101111111000000101010111010011111101（ 4）画状态图及时序图（ 5）逻辑功能这是一个有六个工作状态的同步工作电路，属Moore 型电路。（ 6）有效态和无效态有效态： 被利用的状态；有效循环 ：由效态形成的循环（如上图中的循环a）；无效态： 未被利用的状态；无效循环： 无效态形成的循环（如上图中的b 循环）；能自启动： 虽存在无效态，但它们未形成循环，能够回到有效状态；不能自启动：无效态

4、之间形成无效循环，无法回到有效状态。本电路存在无效循环，电路不能自启动。三、时序电路的设计1、设计的一般步骤（ 1）根据给定条件要求，确定逻辑变量、状态数目，建立原始状态图；（ 2）合并等价状态（输入相同时、输出相同且转换的状态也相同的状态叫等价状态），得最简状态图；（ 3）用最少位数的二进制码表示状态，得到编码后的状态图；（ 4）选择触发器，求时钟方程、输出方程（一般利用卡诺图）、状态方程（一般用卡诺图） ；（ 5）变换状态方程，使之与所选择触发器的特征方程一致，得到驱动方程；（ 6）作逻辑电路图（ 7）将无效态带入状态方程，检查电路能否自启动，若不能自启动，应从新设计或利用触发器的预置端强

5、行将无效态预置到有效态。2、设计举例例 1：设计一串行数据检测电路。要求：连续输入3 个或 3 个以上 1 时输出为1，否则为0。（ 1）根据给定条件要求，确定逻辑变量、建立原始状态图用 X 表示输入、 Y 表示输出，可用 4 个状态 S0、S1、 S2、 S3 表示电路不同状态，其中， S0 表示初态， S1、S2、 S3 分别表示连续输入 1 个 1、 2 个 1、 3 个及 3 个以上 1 时电路的状态，得到原始状态图：（ 2）合并等价状态，得最简状态图显然 S2、 S3 等价，合并后的状态图为：（ 3）用最少位数的二进制码表示状态，得到编码后的状态图三个状态可用两位二进制编码表示：分别

6、用00、 01、 11 来表示 S0、 S1、 S2有了编码状态图，剩余问题便容易解决。（ 4）选择触发器，求时钟方程、输出方程、状态方程选用 2 个 CP 上升沿触发（也可选择下降沿触发）的J、K 触发器。让二者同步工作（也可异步工作），则： CP0 CP1 CP。利用卡诺图得到输出方程：YXQ1n利用次态卡诺图得到状态方程：Q1n+1 XQ0nQ0 n+1 X（ 5）变换状态方程，使之与所选择触发器的特征方程一致，得到驱动方程JK 触发器特征方程为Qn 1J QnKQn变换 Q1n+1、 Q0n+1 ，使之与 Qn 1JQ nKQn 一致：n 1nnnnnnnnnnnnnQ1XQ0 ( Q

7、1Q1 ) XQ0 Q1XQ0 Q1XQ0 Q1XQ0 Q1XQ0 Q1（加上了约束项X Q0nQ1n 为了式子简单。不加也行）n 1XQ 0nnnQ1Q1XQ 1Q 0n 1X( Q 0 nQ 0 n ) X Q0 nXQ 0 n比较得驱动方程：nJ =XQ、K =X，J =X 、K =X10100（ 6）作逻辑电路图（ 7）将无效态带入状态方程，检查电路能否自启动将无效状态10 代入输出方程Y=Q1nQ0 n 和状态方程Q1n+1 XQ0n、 Q0 n+1 X ，得到：电路能自启动。设计完毕。例 2：设计一时序电路，实现下图所示的状态图：由于已给出了二进制编码状态图，设计直接从第4 步开始

8、。（ 1）选择触发器，求时钟方程、输出方程、状态方程选用 3 个 CP 上升沿触发（也可选择下降沿触发）的D 触发器。让三者同步工作（也可异步工作），则： CP0=CP1= CP2=CP。利用卡诺图得到输出方程：YPQ1nQ0nYQ2n Q1n Q0n利用次态卡诺图得到状态方程：Q0n 1Q0nQ1n 1Q1n Q0nQ1n Q0nQ2n 1Q2n Q1nQ2n Q0nPQ2n Q1nQ0n（ 2）变换状态方程，使之与所选择触发器的特征方程一致，得到驱动方程D 触发器特征方程为Qn 1D变换 Q2n+1、 Q1n+1、 Q0 n+1，使之与 Qn 1D 一致：Q0n 1D0Q0nQ1n 1D1

9、Q1nQ0nQ1n Q0nQ2n 1D2Q2n Q1nQ2n Q0nPQ2n Q1n Q0n则 D0Q0nD1Q1nQ0nQ1n Q0nD2Q2n Q1nQ2n Q0nPQ2nQ1nQ0n（ 3）作逻辑电路图参见教材P262 图 5.1.20。（ 4）将无效态带入状态方程，检查电路能否自启动当 P=0 时，有 100、 101、 110、111 四个无效状态，分别带入输出方程及状态方程，得到：电路能自启动。设计完毕。四、计数器计数器是记录数据的电路，这种电路一般只有计数脉冲CP 信号，很少有另外的输入信号，属Moore 型时序电路，且电路主要组成单元是时钟触发器。1、计数器分类（ 1）按计数进

10、制分二进制计数器、十进制计数器、N 进制计数器（ 2）按计数递增、递减分加法计数器、减法计数器、可逆计数器（ 3）按计数模分模 2n 计数器、模非 2n 计数器计数器（ 4）按计数器工作情况分同步计数器、异步计数器（ 5）按计数器使用的开关元件分TTL 计数器、 CMOS 计数器2、同步二进制计数器（1）同步二进制加（法）计数器以 3 位（模 8、 M=8 ）计数器为例进行设计。计数器方框图及状态图选择触发器，求时钟方程、输出方程、状态方程选择 3 个后沿触发的JK 触发器。计数器同步工作，所以CP0= CP1= CP2= CP由 C 的卡诺图得到输出方程：C=Q2nQ1nQ0n由电路次态卡诺

11、图得到触发器次态卡图，进而得到状态方程。Q0n 1Q0nQ1n 1Q1nQ0nQ1n Q0nQ2n 1Q2n Q1nQ2n Q0nQ2nQ1n Q0n求驱动方程JK 触发器特征方程为Qn 1J QnKQn变换触发器状态方程，使之与JK 触发器特征方程一致：Q0n 11Q0n1Q0nQ 1n 1Q 0n Q 1nQ 0n Q 1nQ2n 1Q1n Q0n Q2n(Q0nQ1n )Q2nQ1nQ0n Q2nQ0n Q1nQ2n从而得到： J0=K 0=1 ， J1=K1=Q0n， J2=K 2= Q1 n Q0n作逻辑电路图根据进位信号连接不同，又一种接法：二者的区别在于上者采用的是串行进位方式、

12、产生进位的时间较长、采用两输入端与门、各触发器均匀带负载；而后者采用的是并行进位方式、产生进位的时间较短、采用多输入端与门、各触发器所带负载是不均匀的、越是低位带的负载越重。同步二进制加计数器级间连接规律n 位同步二进制加计数器采用的JK 触发器，但已连成了T 触发器，所以实际上是T 触发器构i 1成的计数器，并且触发器FF i 的驱动方程为 TiQnj （ i=1 ，2 n-1 ），而 T0= 1，其中是连乘j 0符号。（ 6）同步二进制加计数器时序图（2）同步二进制减（法）计数器以 3 位（模 8、 M=8 ）计数器为例设计。计数器方框图及状态图选择触发器，求时钟方程、输出方程、状态方程选

13、择 3 个后沿触发的JK 触发器。计数器同步工作，所以CP0= CP1= CP2= CPnnn由 B 的卡诺图得到输出方程：BQ2 Q1 Q0由电路次态卡诺图得到触发器次态卡图，进而得到状态方程。Q0n 1Q0nQ1n 1Q1n Q0nQ1n Q0nQ2n 1Q2n Q1nQ2n Q0nQ2n Q1n Q0n求驱动方程JK 触发器特征方程为Qn 1J QnKQn变换触发器状态方程，使之与JK 触发器特征方程一致：Q0n 11Q0n1Q0nQ1n 1Q0n Q1nQ0n Q1nQ2n 1Q1n Q0n Q2n(Q0nQ1n )Q2nQ1n Q0n Q2nQ1n Q0n Q2n从而得到J0K 0

14、1J1K1Q0nJ 2K2Q1n Q0n作逻辑电路图采用串行借位方式：采用并行借位方式：同步二进制减计数器级间连接规律i 1n 位同步二进制减计数器同样采用的是T 触发器，并且触发器FF 的驱动方程为TinQ jij 0（ i=1， 2 n-1），而 T0= 1。同步二进制加法计数器时序图（3）同步二进制加减可逆计数器将加法和减法计数合二为一，适当加入控制信号，即构成加减可逆计数器。设控制信号为X，且 X=0 时为加计数、 X=1 时为减计数。i1i 1只需 T0=1 、 TiXQ jnXQ jn， C/BXQ2n Q1n Q0nX Q2n Q1n Q0n即可。j0j 0即 J0K 0T01J

15、1K1T1XQ0nX Q0nJ 2K2T2XQ1n Q0nX Q1n Q0n电路如下：（4）集成同步二进制计数器有集成 4 位同步二进制加法计数器74161、 74LS161 ，集成 4 位同步二进制可逆计数器74191、74LS169 、 74193、 74LS93 等。具体功能见芯片说明。3、异步二进制计数器（1）异步二进制加计数器以 3 位（模 8、 M=8 ）计数器为例。计数器方框图及状态图选择触发器，求时钟方程、输出方程、状态方程选择 3 个后沿触发的 JK 触发器。从下面的时序图可得到时钟方程从时序图看出：当计数器异步工作时，只需CP0= CP、CP1=Q0 、 CP2=Q1由 C

16、 的卡诺图得到输出方程：C=Q2nQ1nQ0n由电路次态卡诺图得到触发器次态卡图，进而得到状态方程。Q0n 1Q0nQ1n 1Q1nQ 2n 1Q 2n求驱动方程JK 触发器特征方程为Qn 1J QnKQn比较得： J0=K0=1， J1=K 1=1， J2=K2= 1实际上这是由T触发器构成的。作逻辑电路图也可用 D 触发器实现电路。D 触发器特征方程为Qn1D比较得： D0 Q0nD1Q1nD2 Q2n前沿触发的异步二进制加计数器从前沿触发的异步二进制加法计数器时序图可看出，CP0= CP、 CP1=Q0、 CP2=Q1而驱动方程、进位输出等均不变。可由 JK （实际上T触发器）、或 D

17、触发器构成。电路图下：或异步二进制加计数器构成特点异步二进制加计数器是由T触发器构成的。 低位触发器的输出作为高位触发器的时钟信号，若是后沿触发， CPi=Qi -1、若是前沿触发，CPi=Qi-1（2）异步二进制减法计数器以 3 位（模 8、 M=8 ）计数器为例。计数器方框图及状态图选择触发器，求时钟方程、输出方程、状态方程时序图如图所示。仍由T触发器构成。对于时钟方程的表示，前沿触发器和后沿触发器有所不同。后沿触发器：CP0CPCP1Q0CP2Q1前沿触发器：CP0= CP、 CP1 =Q0、 CP2=Q1进位 BQ2n Q1n Q0n状态方程（ T触发器）：Q0n 1Q0n， Q1n

18、1Q1n， Q2n 1Q2n驱动方程： J0=K 0=1，J1=K1 =1， J2=K 2= 1逻辑电路图也可用 D 触发器实现电路，只需D0 Q0n， D1Q1n， D2Q2n（3）异步二进制计数器触发器级连规律异步二进制计数器，无论加计数还是减计数，均可由T触发器购成，所不同的是时钟脉冲CP 的连接方式，先总结如下：连接规律T触发器的触发沿前沿触发后沿触发加计数CPiQi 1CPiQi 1减计数CPiQi 1CPiQi 14、同步十进制计数器以 8421BCD 码为例。（1）同步十进制加计数器计数器状态图选择触发器，求时钟方程、输出方程、状态方程选择 4 个后沿触发的JK 触发器。计数器同

19、步工作，所以CP0= CP1= CP2= CP3 = CP由 C 的卡诺图得到输出方程：nnC=Q3 Q0由电路次态卡诺图得到触发器次态卡图，进而得到状态方程。Q0n 1Q0nQ1n 1Q3n Q1n Q0nQ1n Q0nQ2n 1Q2n Q1nQ2n Q0nQ2n Q1n Q0nQ3n 1Q 3n Q0nQ 2n Q1n Q 0n求驱动方程JK 触发器特征方程为Qn 1J QnKQn变换触发器状态方程，使之与JK 触发器特征方程一致：n 1Q0n 1Q2n 1Q31Q0n1Q0nQ1n 1Q3n Q0n Q1nQ0n Q1nQ1n Q0n Q2n(Q0nQ1n )Q2nQ1nQ0n Q2nQ

20、0n Q1nQ2nQ2n Q1nQ0n( Q3nQ3n ) Q2n Q3nQ2n Q1n Q0n Q3nQ2n Q1n Q0nQ3nQ2n Q3nQ2nQ1nQ0n Q3nQ2n Q3n其中 Q2n Q1n Q0nQ3n 是约束项，可去掉。nnKQnJKnQnJnnQnKQnJ0=K 0=1， J1 Q3 Q0，2QQQ10210321030作逻辑电路图检查电路能否自启动可见无效态均能回到有效态，电路能自启动。（2）同步十进制减计数器计数器状态图选择触发器，求时钟方程、输出方程、状态方程选择 4 个后沿触发的JK 触发器。计数器同步工作，所以CP0= CP1= CP2= CP3= CP由 B

21、的卡诺图得到输出方程：BQ3n Q2n Q1n Q0n由电路次态卡诺图得到触发器次态卡图，进而得到状态方程。Q0n 1Q0nQ1n 1Q3n Q1n Q0nQ2n Q1n Q0nQ1nQ0nQ2n 1Q3n Q0nQ2n Q1nQ2n Q0nQ3n 1Q3n Q2n Q1n Q0nQ3n Q0n求驱动方程JK 触发器特征方程为Qn1J QnKQn变换触发器状态方程，使之与JK 触发器特征方程一致：Q0n 11 Q0n1 Q0nQ3n 1Q2n Q1n Q0n Q3nQ0n Q3nQ1n 1(Q3n Q0nQ2n Q0n ) Q1nQ0n Q1n(Q3nQ2n )Q0n Q1nQ0n Q1n(Q

22、3nQ2n )Q0n Q1nQ0n Q1nQ3n Q2n Q0n Q1nQ0n Q1nQ2n 1Q3n Q0n( Q2nQ2n ) (Q1nQ0n )Q0nQ3n Q0n Q2nQ1n Q0n Q0nQ3n Q2n Q0nQ3n Q0n Q2nQ1n Q0nQ0n其中 Q3n Q2n Q0nQ3n Q2nQ1n Q0nQ3nQ2n Q1n Q0n是约束项，可去掉。从而有 J0=K 0=1， J1 Q3nQ2n Q0n、 K1Q0n，J 2Q3n Q0n 、 K 2Q1n Q0n， J3Q2n Q1n Q0nK3Q0n作逻辑电路图检查电路能否自启动可见无效态均能回到有效态，电路能自启动。（3）同

23、步十进制加减可逆计数器将加减计数器合二为一，增加可逆控制端X，其中 X=0 作加法计数、 X=1 作减法计数。具体构成如下：CP0= CP1= CP 2= CP3= CPC/BXQ3n Q0nX Q3n Q2n Q1n Q0nJ =K =1，00J1X Q3n Q0nX Q3n Q2n Q0nK1XQ0nX Q0nJ 2XQ1n Q0nXQ3n Q0nK 2XQ1nQ0nX Q1n Q0nJ3XQ2n Q1nQ0nX Q2n Q1n Q0nK3XQ0nX Q0n如此，即可连成同步十进制加减可逆计数器。（4）集成同步十进制计数器如集成同步十进制加法计数器74160、74LS160 、 74162

24、、 74LS162 、 CC4518 等，集成同步十进制可逆计数器74192、74LS192 、 74168、 74LS168 、 74190、 74LS190 、CC4510 、CC40192 等。6、N 进制计数器获得 N 进制计数器有两种方法：用触发器和逻辑门进行设计（如前所述）、用集成计数器（一般多用集成二进制计数器）变换而成。前一种方法类似十进制计数器，不再叙述。用集成计数器构成N 进制计数器的关键在于状态归零 取决于预置端的连接方式。集成二进制计数器分为异步预置（预置信号是优先的：无论任意时刻，只要预置信号作用时，其它信号都不起作用，计数器处于预置状态；当预置信号撤消，其它信号再起

25、作用，计数器处于计数或保持状态）和同步预置（预置信号受时钟脉冲CP 控制：预置信号加上，在CP 脉冲到来时 多为上升沿 计数器处于预置状态，除CP 以外的其它信号都不起作用；当预置信号撤消，其它信号再起作用，计数器处于计数或保持工作状态）两种情况。（1）用同步清零端或同步置数端构成N 进制计数器首先写出状态SN-1 的二进制代码，再写出归零逻辑式，进而连成电路。例： 74163 构成 12 进制计数器。74163 是同步计数器。其中，CR 为同步清零端（低电平有效）、 LD 为同步并行置数端（低电平有效）， CR = LD 1、CT P CTT 1 时计数、 CR LD 1、CT P CT T

26、 0 时保持（进位输出CO 有所区别） 。74163 逻辑逻辑功能输入输出CR LD CTP CTT CP D0 D1 D2 D3Q0n 1 Q0n 1 Q0n 1 Q0n 1CO注000 0 00清零10d1d23d012d3nnnn置数0 ddd dCTT Q3Q 2Q1Q010 d0d1d2d3计数Q3n Q 2n Q1n Q 0n计数10 d0d1 d2d3保持nnnn保持CTT Q3Q2Q1Q 010 d0d1 d2d3保持0保持进制代码为 1011，归零逻辑式为CR3Q1Q3nQ1n Q0nS12- 1=S11的 二0或3Q3nQ1nQ0nN -1LDQ1，其中，Q1为计数器处于S

27、N-1 状态时状态为1 的各触发器 Q 的乘积。00电路如下：（2）用异步清零端或异步置数端构成N 进制计数器首先写出状态SN 的二进制代码，再写出归零逻辑式，进而连成电路。例： 74197 构成 12 进制计数器。74197是二八十六进制异步计数器（由 CP 、CP不同的连接方法决定） 。其中， CP接 Q 、0110CP0 作为时钟脉冲端时，74197 位 16 进制计数器。74197 逻辑逻辑功能输入输出CRCT/ LDQ 0n 1 Q 0n 1Q 0n 1 Q 0n 1注CPD0D1D2D300 000清零10d0d1d2d3d0 d1d2d3置数11计数计数CR 为异步清零端（低电平

28、有效）、 CT/ LD 为计数置数控制端（ CT/ LD =0时异步置数、CT/ LD =1 时计数）。31nnS 的二进制代码为1100，归零逻辑式为CRQQ3Q2 获120CT /LD3Q1Q3nQ2n0。电路如下：（3）用异步清零端、同步置数端构成N 进制计数器分别写出SN、 SN-1 的二进制代码，再写出归零逻辑式，进而连成电路。例： 74161 构成 12 进制计数器。74161 是十六进制异步计数器，采用异步清零、同步置数工作方式。CR 为异步清零端（低电平有效）、 LD 为同步置数端（低电平有效）。3S12 的二进制代码为1100，归零逻辑式为 CRQ1Q3nQ2n03S11的二

29、进制代码为1011，归零逻辑式为LDQ1Q3nQ1n Q0n0输入输出CR LD CTPCTT CP D0 D1 D2 D3Q0n 1 Q0n 1 Q0n 1 Q0n 1CO注0 0 00 00清零Q nQ n Q n Q n10 d01d2d3d012d3CTT置数dd d32 1 010 d 0d1d2d3计数n nnn计数保持Q3Q 2Q1Q 0保持10 d0d1d23dCTT Q 3nQ 2n Q1n Q 0n10 d0d1d23保持保持d0电路如下：（4）进一步提高归零可靠性的办法在上述两种清零方式中，但清零端或置数端时间较短（瞬间完成），可能会造成个别触发器来不及清零，造成逻辑混乱

30、。为此，增加基本RS 触发器来延长清零时间，以保证可靠清零。例： 74161 构成 12 进制计数器。G1、 G2 构成基本 RS 触发器。当归零信号G 1 时，无论 CP 如何，均有Q 0、 Q 1，对计数无影响；当归零信号G 0 时， CP 上升沿后CP 1 期间，立即有Q 1、 Q 0，计数器处于零状态，并且 Q 1、 Q 0 会一直保持到CP 下降沿到来 保证有足够的置零时间。5计数器的扩展将多个计数器连接，可扩大计数容量： 把一个 N1 进制和 N2 进制计数器连接， 可获得 N N1N2进制计数器。五、寄存器用来存放数据的部件。触发器可存放1 位二进制数，寄存器则是将多个触发器联接

31、起来，以存放多位二进制数据。因为计算机等存储器内部存储的都是一系列二进制数 实为各种符号（如字母、数字、汉字等）的代码。寄存器大多由D 触发器构成，跟据工作情况，分为数码寄存器移位寄存器两大类。1、基本寄存器（1）数码寄存器一次完成清零、寄存工作。如图所示为4 位寄存器。待存数据自D 3D2D 1D 0 端输入，积存控制端的高脉冲控制寄存器完成寄存工作 单拍寄存。无论寄存器中原来是否存有数据，新数据将其充走。D3D 2D1D 0 撤出后，数据仍存储在寄存器中，可由Q3Q2Q1Q0 端取出得到所存储的数据。这种工作方式称为并行输入 并行输出方式。（2）集成锁存（寄存）器（ 1）双 4 位锁存器7

32、4116CR 为清 0 端， LE A 、 LE B 为送数控制端，D3、 D 2、D 1、 D0 为送数端。逻辑功能表输 入输 出CRLEA +LEBD3D 2D 1D 0Q 3n 1 Q 2n 1 Q1n 1Q 0n 1说 明00000清 010d3ddd0d3d2dd送 数211011保持保 持（ 2） 44 寄存器阵列 74170内部可存放 4 个字 W3、W、 W1、W0 从 D3 、D2 、D1、 D0 端（送数）写入（ Write ），每个字长为 4 位 从 Q3、 Q2、 Q1、Q0（读数）读出（ Read）。容量为 4416bitsEN W 为写入控制端， AW1、AW0 为写入地址端；EN R 为读出控制端， AR1、AR0 为读出地址端。CR 为清 0 端， LE A 、 LE B 为送数控制端，D3、 D 2、D 1、 D0 为送数端。逻辑功能表控 制端数3210DDD DA W1 A W0 EN WA R1 A R0 EN R据 d3 d2 d1 d0 写入数据输出Q 3n 1 Q n2 1 Q 1n 1 Q 0n 1说 明0001写入 W00101写入 W11001写入 W21101写入 W311保 持100010101100111011数据写入W 0数据写入W 1数据写入W 2数据写入W 3写入被禁止W 0数据输出W 0数据输出W