硬件工程师测试题.docx

1、硬件工程师测试题（共 4页）姓 名出生日期性别学历专业何时毕业于何校现住址联系电话控制科学2016.04 哈尔滨工青岛黄岛区任振飞1990.0101男硕士隐珠街道奥与工程程大学海园以下试题仅供考核应聘者对基础知识的掌握能力， 并非录用标准。 测试通过后是面试，会与你进一步交流更多的内容。希望你独立完成，以免浪费彼此时间。1、如图：已知4VA 点电压为。12V，问VB10V、 VC8V、VD2、如图：已知 4 组电池电压相等， 4 个电阻阻值相同， R 上的功耗为 1W。问 R2， 3，4 功耗分别为4W、9W、16W。R R3、如图：已知两个电容的容量相等，两个电阻的阻值相等，且在正弦波信号源

2、点波的频率上，容抗等于感抗等于电阻（即X CXL ），用示波器观察A形为图 V A，请问 V B 的相位超前 90R，幅度0.707Va；VC 的相位 0，幅度 Va。或将 B，C 点波形绘出。4、如图： A 点波形为 5KHz 方波，周期为 0.2ms，1K 0.01F 0.01ms， 100K 0.01F1ms，请将 BC 点波形绘出。5、如图：已知 6 支晶体管的型号为3DG6 (或 9013)，放大倍数 100，A 点电压为12V，问 VB 11.3VC 0 VD 0.7V、 E5.5V、 V、 VV、V 12V。F6、已知如图：问A点电压VA-3V、VB-6V、VC-9.75V。7、

3、画出一个状态机（自动售签字笔，单价2 元，每次售 1 支，投币只投 1 元或5 角）根据题意，可分析出状态机的状态包括：S0（ 00001）：初始状态，未投币或已取商品S1（ 00010）：投币 5 角S2（ 00100）：投币 1 元S3（ 01000）：投币 1.5 元S4（ 10000）：投币 2 元或以上状态转换如下：8、用门电路（与、或、非门）设计24 译码器的电路9、用 D 触发器设计二分频电路10、什么是同步逻辑和异步逻辑整个设计中只有一个全局时钟为同步逻辑，多时钟系统逻辑设计为异步逻辑11、如图： CLK 周期为 Tclk，忽略 CLK 到 D1 和 D2 的时间差。假设触发器

4、 D1 的输出延迟为 0，D1 和 D2 之间组合逻辑电路的最大延迟为 Tmax，最小为 Tmin 。问：触发器 D2 的建立时间 Ts 和保持时间 Th 应满足什么条件？TsTclk-TmaxThTmin12、简述你所了解的处理器都有哪些？各自特点分别是什么？CX20774:USB 编解码器、集成DSP 和三色 PWM LED 驱动器、 2.0 全速、单端Mic 输入、单端 Speaker输出、立体声、支持UART I2C 以及 I2S 通信MT2601 ：集成 Bluetooth、WLAN 和 GPS 模块，该芯片集成了一个双核ARMCortex-A7 MPCoreTM ，支持各种引导接口

5、，包括eMMC 和 32 位 LPDDR2 。相关接口可用于与相机、触摸屏显示器、MMC/SD 卡等外围设备连接。13、请用方框图画出你熟悉的嵌入式系统的硬件框图，并简述其功能及用途。MICMIC+5VANAVBUSUSB2.0MIC+QD5VDIGMIC-MIC+RedLeftWhiteCatalina + USB Audio ControllerGreenCX20774SPKSPK+SPKLWhiteSPK-QDQD PortRightSPK-EEPROMSPKCableInlineButtonsSPK+48MSPKRRedInline ControllerLEDGreenBinaural

6、 Headset该项目是美国某知名通讯公司委托我司自主研发设计的一款有线单双耳话务耳机，该产品控制器基于科胜讯 CX20774 平台设计与耳机结合实现各种状态下的指示灯显示以及通话、 静音和音量加减等基本功能， 该产品可应用于电脑以及座机。14、列举你所熟悉的常用通信接口。I2CSPII2SUART15、DDR2 布线要注意哪些？（提示：从PCB 层叠、信号分组、线长、线间距、阻抗等方面来分析说明）信号分组：DDR2 的布线中习惯把信号分成若干组来进行设计，分成同组的信号具有相关或者相似的信号特性。时钟组：差分时钟信号， 每一对信号都是同频同相的。 ckp0 和 ckn0 为一对。数据组：对主

7、板 64 位 DDR2 内存来说数据每 8 位（也就是一个 byte）为一组可以分为八组，数据 dq0:7 、数据掩码 dqm0、数据选通差分信号 dqsp0 和 dqsn0为一组，以此类推。 同个数据组的信号应该在同一个信号层上走线， 换层也应该一起换，为了方便在同一个信号层走线可以将数据位互换。 比如 dq2 信号在走线的时候发现如果按照原理图来走线会跟 dq4 交错，这样就不得不换层走线， 我们通过互换数据位就可以使信号走同层，对内存来说每一位存进什么内容读出也是什么内容，互换不会受影响，但是互换的条件必须是在同一组内 8 个 bit 之间。地址 /命令组： MA0:14 、BA0 、B

8、A1、 BA2、 RAS、CAS、WE控制组：时钟使能 CKE、片选 CS、终端电阻选通 ODT 为一组，对内存条来说 DIMM0 用到了 CKE0、 CKE1、CS0、CS1、 ODT0、ODT1 。做板载内存设计的时候，可以只用 CKE0 、CS0、 ODT0，控制 4 片 16 位的内存芯片。PCB 叠层：对六层板来说一般的叠层都是 top、 GND 、singnal2、 singnal3、 POWER、bottom，信号一般情况下以 GND 为参考平面比较好。走线的阻抗由走线宽度、走线的铜箔厚度、 走线到参考平面的距离、 参考平面的铜箔厚度和板介质材料决定，PCB 设计的时候应该遵守

9、CPU 厂家阻抗设计要求来设置叠层。 一般 PCB 设计软件也能计算阻抗，找 PCB 生产厂家了解了板材介质厚度的资料后可以自行设计叠层、线宽。地址 /命令信号、控制信号可以以 1.8V 内存工作电压为参考平面。长度控制：对 DDR2 这种高频的信号来说走线长度应该计算到CPU 核心，这就引入了一个叫封装长度的概念。硅晶元经过物理化学的方法刻蚀而成CPU 核心，再将CPU 核心封装到一块小的PCB 基板上就成了我们常见的CPU。那块小的PCB上管脚到 CPU 核心的走线长度被称为封装长度。到同一行列（ rank）内存的时钟长度应该控制在正负5mil 以内。同一个数据组内所有走线长度控制在数据选

10、通信号DQS的正负20mil范围内为宜，不同数据组之间长度可以不同，但是应该控制在时钟信号的正负500mil以内。地址 /命令组信号长度控制不是特别严格，INTEL 凌动 N450 要求控制在时钟信号负500mil 到正1000mil 以内。也就是说最长和最短的信号可以相差1500mil ，但是布线的时候还是尽量把信号长度差缩小比较好。布线的时候这组信号长度完全相等也没有问题，但是这样占用的 PCB 空间也大，花费的时间也多。如果地址 /命令信号长度超出时钟信号几千 mil ，那就需要在 BIOS 固件中好好调节了。控制在 CPU 要求的范围内，需要做板载内存的时候只需要配置好内存 SPD 就可以了。控制组信号长度控制要求和地址 /命令组信号的要求类似，设计的时候应该按照 CPU 厂家的要求来做， INTEL 凌动 N450 要求控制在时钟信号 0mil 到正1000mil 以内。走线间距：一般来说走线都应该按照3W 原则来走线，也就是同一个平面上线与线的间距为 3 倍线的宽度。 但是