第四章Verilog HDL设计初步

1、Verilog HDL 设计初步设计初步4.1.1 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述1组合电路4.1.1 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述14.1.1 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述14.1.1 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述14.1.2 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述24.1.2 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述21按位逻辑操作符按位逻辑操作符 A=1b0; B=1b1; C3:0=4

2、b1100; D3:0=4b1011; E5:0=6b010110;4.1.2 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述22等式操作符等式操作符A=4b1011; B=4b0010; C=4b0z10; D=4b0z10; 4.1.2 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述23assign连续赋值语句连续赋值语句 assign 目标变量名目标变量名 = 驱动表达式驱动表达式; assign DOUT = a & b; assign DOUT = a & b | c ; assign DOUT = e & f | d ;4.1.2 4选选1多

3、路选择器及其多路选择器及其Verilog HDL描述描述24wire定义网线型变量定义网线型变量wire 变量名变量名1，变量名，变量名2，. . . ;wire msb:lsb 变量名变量名1，变量名，变量名2，. . . ;wire 7:0 a ； wire Y = tmp1 tmp2; wire tmp1,tmp2; assign Y = tmp1 tmp2;5注释符号注释符号4.1.3 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述3 4.1.3 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述3 1if_else条件语句条件语句if (S) Y

4、= A; else Y = B;if (S) Y=A; else begin Y=B; Z=C; Q=1b0; end（1）阻塞式赋值。）阻塞式赋值。 “=” 2过程赋值语句过程赋值语句（2）非阻塞式赋值。）非阻塞式赋值。 3数据表示方式数据表示方式4.1.4 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述4 4.1.5 简单加法器及其简单加法器及其Verilog HDL描述描述 1. 半加器描述半加器描述4.1.5 简单加法器及其简单加法器及其Verilog HDL描述描述 1. 半加器描述半加器描述4.1.5 简单加法器及其简单加法器及其Verilog HDL描述描述

5、1. 半加器描述半加器描述4.1.5 简单加法器及其简单加法器及其Verilog HDL描述描述 1. 半加器描述半加器描述4.1.5 简单加法器及其简单加法器及其Verilog HDL描述描述 1. 半加器描述半加器描述4.1.5 简单加法器及其简单加法器及其Verilog HDL描述描述 1. 半加器描述半加器描述2. 全加器顶层文件设计全加器顶层文件设计2. 全加器顶层文件设计全加器顶层文件设计Verilog中元件例化语句的结构比较简单，一般格式如下：中元件例化语句的结构比较简单，一般格式如下：: （ .例化元件端口（例化元件外接端口名）例化元件端口（例化元件外接端口名）,.）;3. 8

6、位加法器描述位加法器描述 3. 8位加法器描述位加法器描述 时序电路时序电路4.2.1 边沿触发型边沿触发型D触发器及其触发器及其Verilog描述描述4.2.1 边沿触发型边沿触发型D触发器及其触发器及其Verilog描述描述4.2.2 电平触发型锁存器及其电平触发型锁存器及其Verilog描述描述 4.2.2 电平触发型锁存器及其电平触发型锁存器及其Verilog描述描述 4.2.3 含异步清含异步清0和时钟使能结构的和时钟使能结构的D触发器及其触发器及其Verilog描述描述4.2.3 含异步清含异步清0和时钟使能结构的和时钟使能结构的D触发器及其触发器及其Verilog描述描述4.2.

7、4 含同步清含同步清0结构的结构的D触发器及其触发器及其Verilog描述描述4.2.4 含同步清含同步清0结构的结构的D触发器及其触发器及其Verilog描述描述4.2.5 含异步清含异步清0的锁存器及其的锁存器及其Verilog描述描述 4.2.5 含异步清含异步清0的锁存器及其的锁存器及其Verilog描述描述 4.2.6 Verilog的时钟过程描述注意点的时钟过程描述注意点 4.2.6 Verilog的时钟过程描述注意点的时钟过程描述注意点 4.2.7 异步时序电路异步时序电路4.2.7 异步时序电路异步时序电路4.3.1 4位二进制加法计数器及其位二进制加法计数器及其Verilog

8、描述描述 4.3.1 4位二进制加法计数器及其位二进制加法计数器及其Verilog描述描述 4.3.1 4位二进制加法计数器及其位二进制加法计数器及其Verilog描述描述 4.3.2 功能更全面的计数器设计功能更全面的计数器设计4.3.2 功能更全面的计数器设计功能更全面的计数器设计4.3.2 功能更全面的计数器设计功能更全面的计数器设计习习 题题 4-1 举例说明，举例说明，Verilog HDL的操作符中，哪些操作符的运算结果总是一位的。的操作符中，哪些操作符的运算结果总是一位的。4-2 wire型变量与型变量与reg型变量有什么本质区别，它们可用于什么类型语句中？型变量有什么本质区别，

9、它们可用于什么类型语句中？4-3 阻塞赋值和非阻塞赋值有何区别？阻塞赋值和非阻塞赋值有何区别？4-4 举例说明，为什么使用条件叙述不完整的条件句能导致产生时序模块的综合举例说明，为什么使用条件叙述不完整的条件句能导致产生时序模块的综合结果？结果？4-5 用用Verilog设计一个设计一个3-8译码器，要求分别用译码器，要求分别用case语句和语句和if_else语句。比较这语句。比较这两种方式。两种方式。4-6图图4-27所示的是双所示的是双2选选1多路多路选择器构成的电路选择器构成的电路MUXK。对于其。对于其中中MUX21A，当，当s=0和和s=1时，时，分别有分别有y=a和和y=b。试在

10、一个模块。试在一个模块结构中用两个过程来表达此电路。结构中用两个过程来表达此电路。习习 题题 4-7 给出给出1位全减器的位全减器的VHDL描述。要求：描述。要求：（1）首先设计）首先设计1位半减器，然后用例化语句将它们连接起来，图位半减器，然后用例化语句将它们连接起来，图4-28中中h_suber是半减器，是半减器，diff是输出差，是输出差，s_out是借位输出，是借位输出，sub_in是借位输入。是借位输入。（2）根据图）根据图4-28设计设计1位全减器。位全减器。（3）以）以1位全减器为基本硬件，构成串行借位的位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来位减法器，要求

11、用例化语句来完成此项设计。完成此项设计。 4-8 给出一个给出一个4选选1多路选择器的多路选择器的Verilog描述。此器件与图描述。此器件与图4-1类似，但选通控制类似，但选通控制端有端有4个输入：个输入：S0、S1、S2、S3。当且仅当。当且仅当S0=0时：时：Y=A；S1=0时：时：Y=B；S2=0时：时：Y=C；S3=0时：时：Y=D。习习 题题 4-9 把例把例4-21改成一异步清改成一异步清0，同步时钟使能和异步数据加载型，同步时钟使能和异步数据加载型8位二进位二进制加法计数器。图制加法计数器。图4-27 含含2选选1多路选择器的模块多路选择器的模块4-10 分频方法有多种，最简单

12、的是二分频和偶数分频甚至奇数分频，这分频方法有多种，最简单的是二分频和偶数分频甚至奇数分频，这用触发器或指定计数模的计数器即可办到。但对于现场实现指定分频比或用触发器或指定计数模的计数器即可办到。但对于现场实现指定分频比或小数分频率的分频电路的设计就不是很简单了。小数分频率的分频电路的设计就不是很简单了。 试对习题试对习题4-9的设计稍作修改，将其进位输出的设计稍作修改，将其进位输出COUT与异步加载控制与异步加载控制LOAD连在一起，构成一个自动加载型连在一起，构成一个自动加载型16位二进制数计数器，也即一个位二进制数计数器，也即一个16位可控的分频器，给出其位可控的分频器，给出其Verilog表述，并说明工作原理。设输入频率表述，并说明工作原理。设输入频率fi=4MHz，输出频率，输出频率fo=516.51Hz（允许误差（允许误差0.1Hz），），16位加载数值位加载数值=？。？。习习 题题 4-11 根据图根据图4-29，写出顶层文件，写出顶层文件MX3256.v的的Verilog HDL设计文件。设计文件