EDA课程设计-抢答器

1、燕山大学课程设计说明书题目抢答器学院（系）电气工程学院年级专业:08级电气工程及其自动化学 号: 学生姓名: 指导教师:教师职称:实验师燕山大学课程设计说明书燕山大学课程设计（论文）任务书共19页第21页院（系）：电气工程学院基层教学单位：电子实验中心学生姓名专业（班级）08应电4班设计题目抢答器设 计 技 术 参 数设计要求1.工 作 计 划2.3.4.5.6.了解EDA的基本知识，学习使用软件Max+ Plusll，下发任务书，开始电路设计；学习Verilog HDL语言，用Verilog HDL进行程序设计学习使用实验箱，继续电路设计；完成电路设计；编程下载、连接电路、调试和验收； 答辩

2、并书写任务书。五人参赛，每人一个按钮；主持人一个按钮，按下开始，具有复位功能;抢中者对应的指示灯亮；显示抢中者序号；有人抢答时，蜂鸣 2S。用拨码开关设定主持人及参赛者按钮；用红色信号指示灯组 L1-L5表示对应参赛者指示灯; 用点阵显示抢中者序号。学会使用Max+ Plusll软件、Verilog HDL语言和实验箱;独立完成电路设计，编程下载、连接电路和调试;参加答辩并书写任务书。参 考 资 料指导教师签字基层教学单位主任签字数字电子技术基础.阎石主编.高等教育出版社.EDA课程设计A指导书.郑兆兆等编.说明：此表一式四份，学生、指导教师、基层教学单位、系部各一份。2011年1月13日第一

3、章设计说明1.1设计思路1.2模块介绍第二章第三章VerilogHDL设计源程序波形仿真图 第四章管脚锁定及硬件连线第五章总结参考文献13161718第一章设计说明1.1设计思路本次EDA课程设计的题目是抢答器。要求实现5人抢答功能；有人抢答时蜂鸣 2S;用L1-L5表示对应参赛者指示灯；用点阵显示抢中者序号。根据任务书的要求，当有第一个抢答信号时，将对应的端口置为高电平，同时产生L1-L5，同时作为蜂鸣锁定信号将其余抢答者的信号屏蔽，端口连接红色信号指示灯组器和点阵的输入信号。 当主持人复位按钮按下时，将所有端口置零，即可开始下次抢答。当输出端口 q1至q5有信号，即有人抢答时，给蜂鸣器高电

4、平使其发声，同时利用RA 和 ROW。对elk的分频控制延时，延时结束给蜂鸣器低电平。点阵模块根据输入的 q1至q5信号，依次产生对应的点阵控制信号本次设计包括 elk， k1， k2, k3， k4，k5，reset 六个输入和 q1，q2, q3, q4, q5.RA ROW flag八个输出。其中 RA ROW八位，7为高位，0为低位。q1至q5与红色信号指示灯组 L1-L5相连；RA、ROW与点阵的控制端 RA ROW相连；flag与SPKER相连。1.2模块介绍本次课程设计的模块包括抢答部分、点阵显示部分和蜂鸣器部分。抢答部分利用always块对每个clk的上升沿敏感，利用外层的if

5、语句判断主持人按钮reset是否按下，若没有按下进入内层if语句，对5个抢答者的信号依次进行判定并产生输出信号q1至q5及锁定信号lock。理论上可分辨时间相差0.001秒的抢答信号，对于实际应用来说已经够用了，提高clk频率可以进一步提高分辨率。点阵显示部分采用if循环，控制在每个 clk的上升沿计数值加1,构成八进制计数器，得到点阵的扫描信号;if语句嵌套case语句将抢答者情况罗列出来，对ROW、RA依次进行赋值。蜂鸣器部分在每个clk的上升沿判断是否有人抢答，若有信号转入循环延时，同时蜂鸣器开始发声，对 1KHZ的clk进行分频，延时结束后，蜂鸣器无声。第2章Verilog HDL设计

6、源程序顶层模块:module qia ngdaqi(clk,k1,k2,k3,k4,k5,reset,q1,q2,q3,q4,q5,RA,ROW,flag);input clk,k1,k2,k3,k4,k5,reset;out put q1,q2,q3,q4,q5,flag;out put7:0 RA,ROW;qiangda u1(.clk(clk),.k1(k1),.k2(k2),.k3(k3),.k4(k4),.k5(k5),reset(reset),.q1(q1),.q2(q2),.q3(q3),.q4(q4),.q5(q5);dia nzhen u2(.clk(clk),.q1(q1)

7、,.q2(q2),.q3(q3),.q4(q4),.q5(q5),.RA(RA),.ROW(ROW);bee u3(.q1(q1),.q2(q2),.q3(q3),.q4(q4),.q5(q5),.clk(clk),.flag(flag);en dmodule抢答模块:module qia ngda(clk,k1,k2,k3,k4,k5,reset,q1,q2,q3,q4,q5);input clk,k1,k2,k3,k4,k5,reset;out put q1,q2,q3,q4,q5;reg q1,q2,q3,q4,q5,lock;always (po sedge clk or po sed

8、ge reset)beginif(reset)/判断主持人是否复位beginlock=0;q1=0;q2=0;q3=0;q4=0;q5=0;endelsebeginif(k1=1 &lock=0) /1号选手抢答begin q1=1;lock=1;endelse if(k2=1 &lock=0)2号选手抢答begin q2=1;lock=1;endelse if(k3=1 &I ock=0)113号选手抢答begin q3=1;lock=1;endelse if(k4=1 &I ock=0)/4号选手抢答begin q4=1;lock=1;end号选手抢答else if(k5=1 &I ock

9、=0)/5beginq5=1;lock=1;endendend en dmodule点阵模块:module dia nzhe n(clk,q1,q2,q3,q4,q5,RA,ROW);input Clk,q1,q2,q3,q4,q5;out put7:0 RA,ROW;reg7:0 RA,ROW,cou nt;always (po sedge clk)begincoun t=co un t+1;/循环，提供扫描控制信号if(co un t=9)coun t=1;if(q1)/控制点阵显示“ 1”beg incase(co unt)1:begi n ROW=hfe;RA=h08; end 2:b

10、egi n ROW=hfd;RA=h18; end 3:begi n ROW=hfb;RA=h38; end 4:begi n ROW=hf7;RA=h18; end 5:begi n ROW=hef;RA=h18; end 6:begi n ROW=hdf;RA=h18; end 7:begi n ROW=hbf;RA=h18; end 8:beg in ROW=h7f;RA=h3c; endendcase endelse if(q2)/控制点阵显示“ 2 ”begin case(co unt)1:beg in ROW=hfe;RA=h3c; end2:begi n ROW=hfd;RA=h

11、04; end3:begi n ROW=hfb;RA=h04; end4:begi n ROW=hf7;RA=h3c; end5:begi n ROW=hef;RA=h2O; end6:begi n ROW=hdf;RA=h2O; end7:begi n ROW=hbf;RA=h2O; end8:beg in ROW=h7f;RA=h3c; end endcaseendelse if(q3)/控制点阵显示“ 3”beg in case(co unt)1:beg in R0W=hfe;RA=h3c; end2:begi n ROW=hfd;RA=h04; end3:begi n ROW=hfb;

12、RA=hO4; end4:begi n ROW=hf7;RA=h3c; end5:begi n ROW=hef;RA=hO4; end6:begi n ROW=hdf;RA=hO4; end7:begi n ROW=hbf;RA=hO4; end8:beg in ROW=h7f;RA=h3c; end endcaseend begin case(co unt)else if(q4)/控制点阵显示“ 4”1:begi n ROW=hfe;RA=hO8; end2:begi n ROW=hfd;RA=h18; end3:begi n ROW=hfb;RA=h38; end4:begi n ROW=

13、hf7;RA=h58; end5:begi n ROW=hef;RA=hfe; end6:begi n ROW=hdf;RA=h18; end7:begi n R0W=hbf;RA=h18; end8:beg in ROW=h7f;RA=h3c; end endcaseendelse if(q5)/控制点阵显示“ 5”beg in case(co unt)1:beg in ROW=hfe;RA=h7c; end2:begi n ROW=hfd;RA=h4O; end3:begi n ROW=hfb;RA=h4O; end4:begi n ROW=hf7;RA=h7c; end5:begi n

14、ROW=hef;RA=hO4; end6:begi n ROW=hdf;RA=hO4; end7:begi n ROW=hbf;RA=hO4; end8:beg in ROW=h7f;RA=h7c; end endcaseend beg in case(co unt)else/无人抢答或复位后，点阵无显示1:begi n ROW=hfe;RA=hOO; end2:begi n ROW=hfd;RA=hOO; end3:begi n ROW=hfb;RA=hOO; end4:begi n ROW=hf7;RA=hOO; end5:begi n ROW=hef;RA=hOO; end6:begi

15、n ROW=hdf;RA=hOO; end7:begi n ROW=hbf;RA=hOO; end8:begi n ROW=h7f;RA=hOO; end endcase endenden dmodule蜂鸣器模块:module bee(q1,q2,q3,q4,q5,clk,flag);input q1,q2,q3,q4,q5,clk;out put flag;reg flag;reg15:0 x1;always (po sedge clk)beginif(q1|q2|q3|q4|q5)&(x1-k3D111k1D1elkD了UL U L U U U U m U U U-J UTJ-LTU寄

16、RriW7 fi(nnSirX.F 叽用;R；XdT 目 FIfeX 帀靠晡 KEFKUnrVr盯日 RA7.D1H 00-QOq50ii* qd0q3Dq?nJ1-f qi0flagc-rL此波形对应先抢答者为 2号选手。Mairiu-佗qpt*- k4*- k1 elkRcwiy.njRA7 Df-tr -c* ql：t呵# IlaQ000HI ULHim0uG0unbUU.Otis I.Oue1.6US 2LILK二 SueJ.LLis J.&u 匸FJTRTLnnrLTLmirLnHTiJLnKrLmL-.此波形对应先抢答者为 3号选手。口res elA馬k4k2klelkP ROW-

17、O同 HA?.U|-er q5YT q4-I q3Q q2-ta q1tEV Haq0HFDH ia0LI0500.3ns10_J IL2.5U530u53.5lsjurLTimuTinju u uu uu u l旷作xm问冋1* 疗何阿阿臥冋帀冋回百厂此波形对应先抢答者为 4号选手。13Maw：V TO setkSb ktE elk Few fl寻 RA7 .0-af q5P q4q?qG-O q1-t#恤此波形对应先抢答者为 5号选手。第四章管脚锁定及硬件连线管脚锁定情况如下:INPU T/OUT PUT端口名称管脚号INPU T/OUT PUT端口名称管脚号INPUTclkPin 83O

18、UTPUTflagPin 38INPUTk1Pin 39OUTPUTq1Pin 75INPUTk2Pin 40OUTPUTq2Pin 85INPUTk3Pin 41OUTPUTq3Pin 87INPUTk4Pin 44OUTPUTq4Pin 89INPUTk5Pin 45OUTPUTq5Pin 92INPUTresetPin 53OUTPUTRA0Pin 173OUTPUTROW0Pin 174OUTPUTRA1Pin 175OUTPUTROW1Pin 176OUTPUTRA2Pin 177OUTPUTROW2Pin 179OUTPUTRA3Pin 187OUTPUTROW3Pin 189OU

19、TPUTRA4Pin 190OUTPUTROW4Pin 191OUTPUTRA5Pin 192OUTPUTROW5Pin 193OUTPUTRA6Pin 195OUTPUTROW6Pin 196OUTPUTRA7Pin 197OUTPUTROW7Pin 198硬件连线情况如下:Pin83 连接至箱上中频组 11 号端作为 elk ； Pin 173、175、177、187、190、192、195、197分别作为RA0- RA7连接至箱上点阵显示信号接线组“COL1_8R(T)” ； Pin174、176、179、189、191、193、196、198分别作为 ROW7连接至箱上点阵显示信号接线组“ ROW1_8(T”。其余输入/输出芯片内部都有定义，无须连线。第五章总结可以说，是这次 EDA课程设计把我领进了 EDA的大门。以前自己对 EDA的理解仅限Max+ Plus n软件，初步掌握于利用Protel等软件做出PCB版的传统方法；通过这次课程设计，我接触了一种全新的EDA方法，让我受益匪浅。我在这次课程设计里学会了使用了 Verilog H