EDA课程设计报告

1、陈意军电子技术指导教师课程名称课题名称EDAEDA 技术电子时钟的设计20122012年6 6 月2323 日设计完成日期20122012 年 6 6 月 2323 日专业班级：电子科学与技术湖南工程学院课程设计任务课程名称 ：edaeda 技术题 目：多功能电子钟的设计学生姓名： 指导老师：批：任务书下达期20122012 年 6 6 月 1010 日设计内容与设计要求.设计内容:设计并调试键盘扫描与数码管显示电路;键盘为3*43*4，数码管为7 7段8 8位;以数字形式显示键盘 1212个输入键的识别;外设置控制开关和防抖动电路;功能扩展（自选）；完成加减运算或某外部硬 件对象的控制.设计

2、要求:1.1.设计思路清晰，整体设计给出框图，提供顶层 电路图;2.2.应用vhdivhdi或verilogverilog完成各次级模块设计，给出具体设计程序;3.3.完成设计仿真和程序下载;4.4.写出设计报告1 1.课程设计封面;2 2.任务书;3 3.说明书目录;4 4.设计总体思路;5 5.单元电路设计程序;6 6.设计仿真;7 7.8 8.总结与体会;9 9.附录;主要设计条件1 1.提供EDAEDA实验室;2 2.提供ELEL实验箱和CPLDCPLD芯片3 3.提供ALTERAALTERA 公司的quartusDquartusD设计软件;说明书格式1010.参考文献进度安排月 日日

3、 课题电路设计。月 日日 总体电路设计和子模块设计软件仿真和联线。电路调试 写设计报告，打印相关图纸， 答辩;参考文献目录一 引言二 设计目的及总体方框图三 电子时钟功能四 电子时钟设计4.2 电子时钟各个模块的设计4.2.1 秒计时器的设计4.2.2 分计时器的设计4.2.3 时计时器的设计4.2.4 7段译码器的设计4.2.5 整点报时器的设计电子时钟顶层电路图11系统仿真波形11硬件测试及引脚的锁定12设计心得与体会131时豆示4t1分显示260进制*秒显示360进制4一引言EDA技术在电子设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上 设计一个电子数字时钟，它的计时周期为

4、24小时，显示的最大时间为23时59分59秒,另外还具有校时功能和整点报时功能。总的程序由5个模块组成，分别为秒计时器、分 计时器、时计时器、7段显示译码器和整点报时器。设计目的及总体方框图此次设计的主要目的是学会使用 quartus软件，掌握用VHDL语言设计编写源程序, 并要求下载到实验箱实现所实现电子时钟的各项功能。通过这次设计，让我们加深对理 论知识的理解，培养理论联系实际的能力，提高分析问题和解决问题的能力总体方框图电子时钟功能(1)计时功能:这是电子时钟的基本功能，每隔一秒钟计时一次，并在显示屏上显示当时时间。(2)校时功能:控制 元4使能錨信号4数时钟t t字use ieee.s

5、td_logic_1164.all;1 对应的显示代码为能设置实时时间作为数字钟的当前时间，具有小时、分钟、秒钟的校准时间功能。3）整点报时功能：每逢整点，整点报时器自动报时。四 电子时钟设计4.1 设计思路该数字钟可以实现 3 个功能：计时功能、整点报时功能和重置时间功能，因此有 3 个子模块：计时、报时、重置时间。其中计时模块由 3 部分构成：秒计时器、分计时器 和时计时器。秒计时器和分计时器都是由 60进制的计数器构成的，具有清 0、置数和计数功能。当清0信号为低电平时，计时器清 0；当置数信号为高电平时，计时器置数； clk 为脉冲 信号，ci为输入信号。co为计时器的进位信号，作为下

6、一级的输入信号时计时器是由一个 24 进制的计数器构成的，具有清 0、置数和计数功能。当清 0 信号为低电平时，计时器清 0；当置数信号为高电平时，计时器置数； clk 为脉冲信号， ci 为输入信号。7 段数码显示模块的功能是在显示屏上显示当时时间。0110000， 2 对应的显示代码为 1101101， 3对应的显示代码为 1111001， 4 对应的显示代 码为 0110011， 5 对应的显示代码为 1011011， 6 对应的显示代码为 1011111， 7 对应的 显示代码为 1110000， 8 对应的显示代码为 1111111， 9 对应的显示代码为 1111011， 0 对应

7、的显示代码为 1111110。报时模块的功能是当整点时，报时器输出高电平，并且持续 1 分钟。4.2 电子时钟各模块的设计4.2.1 秒计时器的设计1）秒计时器源程序library ieee;use ieee.std_logic_unsigned.all;entity second isport(clk,ci,nreset,load:in std_logic;d:in std_logic_vector(7 downto 0);co:out std_logic;qh:buffer std_logic_vector(3 downto 0);qh=qh+1;elseql=ql+1;ql:buffer

8、 std_logic_vector(3 downto 0);end second;architecture behave of second isbeginco=1when(qh=0101and ql=1001and ci=1)else0;process(clk,nreset)beginif(nreset=0)thenqh=0000;ql=0000;elsif(clkevent and clk=1)thenif(load=1)thenqh=d(7 downto 4);ql=d(3 downto 0);elsif(ci=1)thenif(ql=9)thenql=0000;if(qh=5)then

9、qh=0000;else end if;end if;end if;end if;end p rocess;end behave;（2）秒计时器仿真波形在秒计时器的（elk）输入一个周期为（2us）的时钟信号；清0端（nreset ）前面一小段为低电平，后面均为高电平；置数端（load ）中间一段为高电平，其余均为低电平;图2秒计时器原理图4.2.2 分计时器的设计（1）分计时器源程序library ieee;use ieee.std_logic_1164.all;将（ci ）端置高电平，秒重置端（d）置数值为56秒，进行仿真，产生如下波形:严r r1dirt1dirt1 1diedieI I

10、 DusDusiiiQu!iiiQu!BDusBDusfdiHfdiHBQiaBQia9(ha9(ha1 1 1 1 1 1 1 1 1 1 1 1 1 1 a a *r0101a a j jmwi1 1H H強penpena anHOHO0J$fOJ112HOHOD Klji6何洞真评丽R!丽丽何心凤洞网丽（审恥hi 5加nrf图1秒计时器仿真波形图由上述波形可以清楚的看到：当清0信号（reset ）无效时，秒计时器置数，从50秒开始计数，到59秒时回到0,并且从ensec输出一个高电平。（3）秒计时器原理图S S匚CONDCONDCI_KCI_Ki io o z zcocoHnEHnE肓G

11、TGTLOADLOADQL3.QL3.亠 OODt7.ODt7.O I I h h -I-I I I hlhlqh=0000;elseqh=qh+1;use ieee.std_logic_unsigned.all;entity minute isport(clk,ci,nreset,load:in std_logic;d:in std_logic_vector(7 downto 0);co:out std_logic;qh:buffer std_logic_vector(3 downto 0);ql:buffer std_logic_vector(3 downto 0);end minute;

12、architecture behave of minute isbeginco=1when(qh=0101and ql=1001and ci=1)else0;process(clk,nreset)beginif(nreset=0)thenqh=0000;ql=0000;elsif(clkevent and clk=1)thenif(load=1)thenqh=d(7 downto 4);ql=d(3 downto 0);elsif(ci=1)thenif(ql=9)thenql=0000;if(qh=5)then end if;图4分计时器原理图4.2.3时计时器的设计（1）时计时器源程序li

13、brary ieee;use ieee.std_logic_1164.all;elseq|v=ql+1;end if;end if;end if;end p rocess;end behave;（2）分计时器仿真波形在分计时器的（elk）输入一个周期为（2us）的时钟信号；清0端（nreset ）前面一小段为低电平，后面均为高电平；置数端（load ）中间一段为高电平，其余均为低电平;将（ci ）端置高电平，分重置端（d）置数值为56分，进行仿真，产生如下波形:严r r1dirt1dirt1 1diedieI I DusDusiiiQu!iiiQu!BDuiBDuifdiHfdiHBins9(

14、ha9(ha1 1 1 1 1 1 1 1 1 1 1 1 1 1 a a *r0101a a j jmwi1 1H H珏iOcfiiOcfia anHOHO0J$fOJ112HOHOD Klji6何洞真评丽R!丽丽何心凤洞网丽（审恥hi 5 M nrf图3分计时器仿真波形图分计时器原理图MIMUTTMIMUTTCI_KCI_Ki io o z zcocoHnEHnE肓GTGTLOADLOADQL3.QL3.亠 OODt7.ODt7.OI I h h 4 4 I I hh I Iuse ieee.std_logic_unsigned.all;if(qh=2)thenelseqh=qh+1;en

15、tity hours isport(clk,ci,nreset,load:in std_logic;d:in std_logic_vector(7 downto 0);qh:buffer std_logic_vector(3 downto 0);ql:buffer std_logic_vector(3 downto 0);end hours;architecture behave of hours isbeginprocess(clk,nreset)beginif(nreset=0)thenqh=0000;ql=0000;elsif(clkevent and clk=1)thenif(load

16、=1)thenqh=d(7 downto 4);ql=d(3 downto 0);elsif(ci=1)thenif(qh=0010and ql=0011)thenqh=0000;ql=0000;elsif(ql=9)thenql=0000;qh=0000;图6时计时器原理图4.2.4 7段显示译码器的设计library ieee;end if;elseq|v=ql+1;end if;end if;end if;end p rocess;end behave;（2）时计时器仿真波形在时计时器的（elk）输入一个周期为（2us）的时钟信号；清0端（nreset ）前面一小段为低电平，后面均为高电

17、平；置数端（load ）中间一段为高电平，其余均为低电平;将（ei ）端置高电平，时重置端（d）置数值为21时，进行仿真，产生如下波形:f 1辱 些15平3J赃HR张DM-lM-l询OiCftiCftflior-Qor-Qt t前H71HIHIMlMlSQuz剑 IEDIE3 3 DIEDUS.31.u1 1 2 2I Iflfli ii1 2 jflfl图5时计时器仿真波形图时计时器原理图HOURHOURCI_KCI_KczczQHQH 3.3. .03.03 HnEGTHnEGTQL?.QL?. .0T0TLOADLOADD7.D7. OO7段显示译码器源程序图6时计时器原理图4.2.4

18、7段显示译码器的设计library ieee;(3) 7段显示译码器原理图HIHIriri JOJO1 1a十K K11十十E E? ?Xt ts s4 41 1J JEDEDnr-JinrbBbB-TEFEFI ID D!阳use ieee.std_logic_1164.all;en tity decl7 isp ort(d:i n std_logic_vector(3 dow nto 0);x:out std_logic_vector(6 dow nto 0);end decl7;architecture a of decl7 isbeg inwith d selectxv=1111110

19、whe rr0000.0110000whe rr0001.1101101whe rr0010.1111001whe rr0011.0110011whe rr0100.1011011whe rr0101.1011111whe rr0110.1110000whe rr0111.1111111whe rr1000.1111011whe rr1001.0000000whe n others;end a;(2) 7段显示译码器仿真波形HinaHina图7 7段显示译码器仿真波形图设置d的值，使其分别为1、2、39,保存波形，进行仿真，其仿真波形如下:Q Q皿 Vjiuf-Vjiuf- _ _1 1 Di

20、reDire2Ckn-2Ckn-7 7 DmDm1 1 QuQu弓5 5 DmDm66 DDIITIITJ J -Duq-Duq3 3 DurDurBDBDUBUB(3) 7段显示译码器原理图图87段显示译码器原理图(3)整点报时器原理图形图，进行仿真，产生如下波形:V V虚*HP :0 1 1 Qb-tQb-t?伽3 3 D DLWLW4 4 dugdug5 5 O OUTUTE E DuqDuq7 7 lualua3 3 SSUEUEPOPOUDUDmsBmsBrrvihrrvihdiltndiltn425 整点报时器的设计(1)整点报时器源程序library ieee;use ieee.

21、std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_ un sig ned.all;en tity alarm isport(n reset:i n std_logic;min h:in std_logic_vector(3 dow nto 0);mi nl:i n std_logic_vector(3 dow nto 0);alarm:out std_logic);end;architecture behave of alarm isbeg inalarma*SJSJ tltl 9393 fi1fi1 BOBO7171 ITIT TtTt 7 7& &HiTDOkHiTDOkri*4*4mml-OMPtHTIl-OMPtHTI-III-III OfcOfcIKI,IKI,llihdllihd& & FblgMTlFblgMTli2i26161cocoS4S4W1W1佃ninihi2hi2HIHItrEEEE: :LlliSTATlFSlLlliSTATlFSliVtSEILiVtSEIL圳娈1*1田兰s-s-3_3_USHcyiyinx*-W W Isauji-Isau