基于FPGA的FIR滤波器设计

1、基于fpga的fir滤波器设计一 、设计目的为了帮助学生深入理解和消化基本理论、进一步提高综合应用能力并且锻炼独立解决问题的能力，我们将数字信号处理、集成电路原理与应用和fpga系统设计与应用几门课程融合在一起开设的fpga综合实验课程设计。本次完成的是利用fpga来完成fir滤波器的设计、程序设计和实验调试任务。二、设计要求（1）基本要求利用所学知识，采用vhdl语言完成fir滤波器的设计仿真。要求用vhdl编程设计底层文件，顶层文件可任意（可用原理图方式或文本方式）；完成仿真文件（包括matlab和quartusii两种仿真）并对其结果比较。具体设计指标如下：（1）采样频率；（2）截止频率

2、；（3）输入序列为10位（最高位为符号位）；（4）窗口类型为kaiser窗，=0.5 ；（5）滤波器长度为16 ；（6）输出结果保留10位。（2）提高部分 根据所学知识，设计出一个具有频率控制功能dds，要求输出频率分别为10khz和100khz，将输出的两路数字信号进行叠加，并通过所设计的fir滤波器进行滤波，将滤波输出的数字信号通过d/a转换电路输出波形，并用示波器观察输出波形，并完成测试结果分析。结构框图如图1-1所示。 图2-1 整体结构框图三、设计原理3.1 fir滤波器由线性系统理论可知，在某种适度条件下，输入到线性系统的一个冲击完全可以表征系统。当我们处理有限的离散数据时，线形系

3、统的响应（包括对冲击的响应）也是有限的。若线性系统仅是一个空间滤波器，则通过简单地观察它对冲击的响应，我们就可以完全确定该滤波器。通过这种方式确定的滤波器称为有限冲击响应（fir)滤波器。3.2 线性fir滤波器原理fir滤波器响应（简称fir）系统的单位脉冲响应为有限长序列，系统函数在有限z平面上不存在极点，其运算结构中不存在反馈支路，即没有环路。如果的长度为n，则它的系统函数和差分方程一般具有如下形式：根据差分方程直接画出fir滤波器的结构，称为直接型结构。如图3-1所示： 图3-1 fir滤波器直接结构fir滤波器的特点：单位脉冲响应序列为有限个；可快速实现；可得到线性相位；滤波器阶数较

4、高。对线性时不变系统保持线性相位的条件是：单位脉冲响应为偶对称或奇对称。即：为设计线性滤波器，应保证h(n)为对称的。 若n为偶数，其线性相位fir滤波器的对称结构流图如图3-2所示：图3-2 若n为偶数线性相位fir滤波器的对称结构流图图中：“ +1 ” 对应偶对称情况，“ -1 ” 对应奇对称情况。当n为奇数时，支路断开。 若n为奇数，其线性相位fir滤波器的对称结构流图如图3-3：图3-3 n为奇数线性相位fir滤波器的对称结构流图其中y（n）和x（n）分别是输出和输入序列。有限冲激响应滤波器的一种直接型实现，可由式（2）生成，m=5的情况如图3-4（a）所示。其转置，如图3-4（b）所

5、示，是第二个直接型结构。通常一个长度为m的有限冲激响应滤波器由m个系数描述，并且需要m个乘法器和(m-1)个双输入加法器来实现。图3-4（a）直接型一图3-4（b）直接型二长度为m的线性相位有限冲激响应滤波器由对称的冲激响应h（n）=h（m-1-n）或反对称的冲激响应h（n）=-h（m-1-n）描述。利用线性相位有限冲激响应滤波器的对称（或反对称）性质，可以将传输函数的直接型实现所需的乘法器总量减少一半。例如，图3-5显示了一个具有对称冲击响应的、长度为7的有限冲激响应传输函数的实现。图3- 5 线性相位有限冲激响应结构四、设计方案因为n=16为偶数，根据老师上课时所讲，可以按照上面第一个原理

6、图设计滤波器，如图4-1所示。图4-1若n为偶数线性相位fir滤波器的对称结构流图本设计取为偶对称的情况，则图中：应取“ +1 ”。由上图可分析得到，要完成滤波器的设计，需要设计的底层文件包括延时单元、加法电路单元、乘以负一单元、乘法器单元及截取10位数单元。由各单元vhdl编程后，生成相应的符号文件。最后连接成顶层原理图。整个电路的原理图设置方案如图4-2所示：图4- 2 滤波器整体设计方案原理图五、设计内容及结果分析首先使用matlab计算出符合设计要求的滤波器冲激响应系数。后将整个电路规划为语言编辑和原理图编辑两个单元，其中语言编辑部分负责编辑整个滤波器电路中所需用的单元器件，包括寄存器

7、、加法器、减法器以及乘法器几个单元器件；最后将所有的器件连接成顶层原理图。在进行编译及仿真。5.1基于matlab的fir滤波器系数计算在matlab命令编辑窗口输入fdatool指令，再点回车即可打开filter design & analysis tool窗口，在该工具的帮助下，我们就可以完成f.i.r.滤波器系数的计算。fdatool界面总共分两大部分，一部分是design filter，在界面的下半部分，用来设置滤波器的设计参数，另一部分则是特性区，在界面的上半部分，用来显示滤波器的各种特性。design filter部分主要分为：response type（响应类型）选项，包括low

8、pass（低通）、highpass（高通）、bandpass（带通）、bandstop（带阻）和特殊的滤波器。根据本次作业要求，在该选项中选择lowpass选项。design method（设计方法）选项，包括iir滤波器的butterworth（巴特沃思）法、chebyshev type i（切比雪夫i型）法、 chebyshev type ii（切比雪夫ii型） 法、elliptic（椭圆滤波器）法等和window（窗函数）法等多种方法。结合本次课设要求，选择fir滤波器的窗函数法进行设计。选定窗函数法后，会在右侧出现options区域，进行窗函数法相关参量的设置，根据作业要求选择kais

9、er窗并设置beta为：0.5。filter order（滤波器阶数）选项，定义滤波器的阶数，包括specify order（指定阶数）和minimum order（最小阶数）。在specify order中填入所要设计的滤波器的阶数（n阶滤波器，specify ordern-1），如果选择minimum order则matlab根据所选择的滤波器类型自动使用最小阶数。本次作业要求设计16阶滤波器，所以选定specify order并填入15。frenquency specifications选项，可以详细定义频带的各参数，包括采样频率fs和频带的截止频率。它的具体选项由response ty

10、pe选项和design metho选项决定。我们要求的 lowpass（低通）滤波器只需要定义fs=80 khz、fc=10 khz。本次课设中的参数全部设定后的结果如图5-1所示。图5-1 参数全部设定后图参数设定完毕，单击工具窗口下方的design filter按钮，就开始进行相关参数计算。在计算结果中可以看到该滤波器的一些相关曲线，如幅频响应（如图5-2）、相频响应（如图5-3）、冲激响应（如图5-4）等。图形如下：图5-2 幅频响应曲线图5-3 相频响应曲线图5-4 冲激响应计算的结果可通过file下拉菜单中的export命令取出，点击export打开export对话框（如图5-5），

11、点击export按钮可将滤波器系数数据存放到当前工作空间，并以num命名。图5-5 冲激系数输出对话框保存并关闭滤波器设计分析工具回到matlab主窗口，在命令编辑区输入num可得到工具的计算结果（如图5-6）。图 5-6 输出在matlab的冲激系数对fir滤波器的系数进行调整，做整数化操作。可得到滤波器整数化的系数为-31 -88 -106 -54 70 239 401 499 499 401 239 70 -54 -106 -88 -31，如图 5-7所示：图5-7 整数化后的冲激系数5.2 单元器件的编辑及仿真5.2.1、寄存器模块在本次课设中延迟单元可用寄存器来替代，寄存器用于寄存一

12、组二值代码，只要求它们具有置1、置0的功能即可。在本设计中使用带异步复位rst端的d触发器，当rst=1时，输出信号q=0，当rst=0且上升沿脉冲到达时q=d，即延迟了一个在周期。其程序代码如下：library ieee; use ieee.std_logic_1164.all;entity jicunqi isport (rst,clk: in std_logic; d:in std_logic_vector (9 downto 0); q:out std_logic_vector (9 downto 0);end jicunqi;architecture dff16 of jicunqi

13、 isbegin process (rst,clk) begin if(rst=1)then q0); elsif(clkevent and clk=1)then q=d; end if; end process;end dff16;程序编译后就可进行仿真，仿真结果如图5-8所示：图5-8 寄存器模块仿真结果由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-9 所示。图 5-9 寄存器元件图5.2.2、加法器模块即实现两个有符号数的相加运算。即将输入的两数，在时钟脉冲到来时相加运算，输出结果。在本设计中共有8个：两个10位有符号数相加产生一个11位有符号数的

14、加法器、一个18位和19位有符号数相加产生20位有符号数的加法器、一个两个20位有符号数相加产生一个21位有符号数的加法器、一个两个19位有符号数相加产生一个20位有符号位数的加法器、一个20位和21位有符号数相加产生22位有符号数的加法器，以及一个20位和22位有符号数相加产生23位有符号数的加法器电路。具体如下： 两个10位有符号数相加产生一个11位有符号数的加法器设计：由分析可写出如下程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity add101011 is port(a,b:

15、in signed(9 downto 0); clk: in std_logic; s:out signed(10 downto 0);end add101011;architecture sum101011 of add101011 isbegin process(clk) begin if(clkevent and clk=1)then s=(a(9)&a)+(b(9)&b); end if; end process;end sum101011;程序编译后就可进行仿真，仿真结果如图5-10所示：图5-10 两个10位有符号数相加结果波形图由上图可知，与预期相符，即设计正确，再将其生成为一个

16、元件以便后来调用，其生成图如图5-11所示图5-11 两个10位有符号数相加元件图2 18位和19位有符号数相加产生20位有符号数的加法器设计：由分析可写出如下程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity add181920 is port(a: in signed(17 downto 0); b: in signed(18 downto 0); clk: in std_logic; s:out signed(19 downto 0);end add181920;architect

17、ure sum7023918 of add181920 isbegin process(clk) begin if(clkevent and clk=1)then s=(a(17)&a(17)&a)+(b(18)&b); end if; end process;end sum7023918;程序编译后就可进行仿真，仿真结果如图5-12所示：图5-12 18位和19位有符号数相加结果波形图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-13 所示图5-13 18位和19位有符号数相加元件图3 两个20位有符号数相加产生一个21位有符号数的加法器设计：由分析可

18、写出如下程序： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity add202021 is port(a: in signed(19 downto 0); b: in signed(19 downto 0); clk: in std_logic; s:out signed(20 downto 0);end add202021;architecture sum40149919 of add202021 isbegin process(clk) begin if(clkevent and clk

19、=1)then s=(a(19)&a)+(b(19)&b); end if; end process;end sum40149919;程序编译后就可进行仿真，仿真结果如图5-14所示：图 5-14 两个20位有符号数相加结果波形图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-15所示图 5-15 两个20位有符号数相加元件图 两个19位有符号数相加产生一个20位有符号位数的加法器设计：由分析可写出如下程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entit

20、y add191920 is port(a: in signed(18 downto 0); b: in signed(18 downto 0); clk: in std_logic; s:out signed(19 downto 0);end add191920;architecture sum181819 of add191920 isbegin process(clk) begin if(clkevent and clk=1)then s=(a(18)&a)+(b(18)&b); end if; end process;end sum181819;程序编译后就可进行仿真，仿真结果如图5-

21、16所示：图 5-16 两个19位有符号数相加结果波形图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-17所示图 5-17 两个19位有符号数相加元件图 20位和21位有符号数相加产生22位有符号数的加法器：由分析可写出如下程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity add202122 is port(a: in signed(19 downto 0); b: in signed(20 downto 0); clk: in std_logi

22、c; s:out signed(21 downto 0);end add202122;architecture sum192021 of add202122 isbegin process(clk) begin if(clkevent and clk=1)then s=(a(19)&a(19)&a)+(b(20)&b); end if; end process;end sum192021;程序编译后就可进行仿真，仿真结果如图5-18所示：图 5-18 20位和21位有符号数相加结果波形图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-19 所示图5-19

23、20位和21位有符号数相加元件图 20位和22位有符号数相加产生23位有符号数的加法器电路设计（最后一级带舍位）：在此加法器电路中在引入低位舍去功能只保留最终10位输出，最终保留10位输出采用了直接取输出23位数的高十位的方法，因此在输出中近似等于除掉了213即8192以后的结果。为了比较，特又引出了一个23位全输出引脚（quan）。其程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity add202223 is port(a: in signed(19 downto 0); b: i

24、n signed(21 downto 0); quan: out signed(22 downto 0); clk: in std_logic; s:out signed(9 downto 0);end add202223;architecture sum192110 of add202223 isbegin process(clk) variable c:signed(22 downto 0); begin if(clkevent and clk=1)then c:=(a(19)&a(19)&a(19)&a)+(b(21)&b); end if; s=c(22 downto 13); qua

25、n0);begin process(din1,din2,clk) begin if clkevent and clk=1 then dout0);begin process(din1,din2,clk) begin if clkevent and clk=1 then dout=s2-din1-s1; end if; end process;end sub1065417;程序编译后就可进行仿真，仿真结果如图5-24 所示：图 5-24 -106和-54的减法器结果仿真图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-25 所示;图 5-25 -106和-5

26、4的减法器元件图5.2.4、乘法器模块：实现输入带符号数据与固定数据两个二进制数的乘法运算。当到达时钟上升沿时，将两数输入，运算并输出结果。从资源和速度方面考虑，常系数乘法运算可用移位相加来实现。将常系数分解成几个2的幂的和形式，然后再分别进行运算。滤波器系数分别为-31、-88、-106、-54、70、239、401、499、499、401、239、70、-54、-106、-88、-31。算法：其中带负号数先乘去负号的整数部分，在后面的求和中做减法运算。编码方式如下：31被编码为25-20、88被编码为26+24+23、106被编码为26+25+23+21、54被编码为26-23-21、70

27、被编码为26+22+21、239被编码为28-24-20、401被编码为29-27+24+20、499被编码为29-23-22-20。具体如下：乘31电路设计： 由分析可写出如下程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity mult31 isport( clk : in std_logic; din : in signed (10 downto 0); dout : out signed (15 downto 0);end mult31;architecture mul31 of

28、mult31 issignal s1 : signed (15 downto 0);signal s2 : signed (10 downto 0);signal s3 : signed (15 downto 0);begin a1:process(din,s1,s2,s3) begin s1=din&00000; s2=din; if (din(10)=0) then s3=(0&s1(14 downto 0)-(00000&s2(10 downto 0); else s3=(1&s1(14 downto 0)-(11111&s2(10 downto 0); end if; end proc

29、ess; a2: process(clk,s3) begin if clkevent and clk=1 then dout=s3; end if; end process;end mul31;程序编译后就可进行仿真，仿真结果如图5-26 所示：图 5-26 乘31电路结果仿真图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-27所示;图5-27 乘31电路元件图乘88电路设计：由分析可写出如下程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity mu

30、lt88 isport( clk : in std_logic; din : in signed (10 downto 0); dout : out signed (17 downto 0);end mult88;architecture mult88 of mult88 issignal s1 : signed (16 downto 0);signal s2 : signed (14 downto 0);signal s3 : signed (13 downto 0);signal s4 : signed (17 downto 0);begin a1:process(din,s1,s2,s3

31、) begin s1=din&000000; s2=din&0000; s3=din&000; if (din(10)=0) then s4=(0&s1(16 downto 0)+(000&s2(14 downto 0)+(0000&s3(13 downto 0); else s4=(1&s1(16 downto 0)+(111&s2(14 downto 0)+(1111&s3(13 downto 0); end if; end process; a2: process(clk,s4) begin if clkevent and clk=1 then dout=s4; end if; end

32、process;end mult88;程序编译后就可进行仿真，仿真结果如图5-28所示：图 5-28 乘88电路结果仿真图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-29所示;图 5-29 乘88电路元件图乘106电路设计：由分析可写出如下程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity mult106 isport( clk : in std_logic; din : in signed (10 downto 0); dout : out s

33、igned (17 downto 0);end mult106;architecture mult106 of mult106 issignal s1 : signed (16 downto 0);signal s2 : signed (15 downto 0);signal s3 : signed (13 downto 0);signal s4 : signed (11 downto 0);signal s5 : signed (17 downto 0);begin a1:process(din,s1,s2,s3,s4) begin s1=din&000000; s2=din&00000;

34、s3=din&000; s4=din&0; if (din(10)=0) then s5=(0&s1(16 downto 0)+(00&s2(15 downto 0)+(0000&s3(13 downto 0)+(000000&s4(11 downto 0); else s5=(1&s1(16 downto 0)+(11&s2(15 downto 0)+(1111&s3(13 downto 0)+(111111&s4(11 downto 0); end if; end process; a2: process(clk,s5) begin if clkevent and clk=1 then d

35、out=s5; end if; end process;end mult106;程序编译后就可进行仿真，仿真结果如图5-30所示：图 5-30 乘106电路结果仿真图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-31所示;图 5-31 乘106电路元件图 乘54电路设计：由分析可写出如下程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity mult54 isport( clk : in std_logic; din : in signed (10 d

36、ownto 0); dout : out signed (16 downto 0);end mult54;architecture mult54 of mult54 issignal s1 : signed (16 downto 0);signal s2 : signed (13 downto 0);signal s3 : signed (11 downto 0);signal s4 : signed (16 downto 0);begin a1:process(din,s1,s2,s3) begin s1=din&000000; s2=din&000; s3=din&0; if (din(1

37、0)=0) then s4=(0&s1(15 downto 0)-(00&s2(13 downto 0)-(0000&s3(11 downto 0); else s4=(1&s1(15 downto 0)-(11&s2(13 downto 0)-(1111&s3(11 downto 0); end if; end process; a2: process(clk,s4) begin if clkevent and clk=1 then dout=s4; end if; end process;end mult54;程序编译后就可进行仿真，仿真结果如图5-32所示：图 5-32 乘54电路结果仿

38、真图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-33所示;图 5-33 乘54电路元件图 乘70电路设计：由分析可写出如下程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity mult70 isport( clk : in std_logic; din : in signed (10 downto 0); dout : out signed (17 downto 0);end mult70;architecture mult70 of mult70

39、 issignal s1 : signed (16 downto 0);signal s2 : signed (12 downto 0);signal s3 : signed (11 downto 0);signal s4 : signed (17 downto 0);begin a1:process(din,s1,s2,s3) begin s1=din&000000; s2=din&00; s3=din&0; if (din(10)=0) then s4=(0&s1(16 downto 0)+(00000&s2(12 downto 0)+(000000&s3(11 downto 0); el

40、se s4=(1&s1(16 downto 0)+(11111&s2(12 downto 0)+(111111&s3(11 downto 0); end if; end process; a2: process(clk,s4) begin if clkevent and clk=1 then dout=s4; end if; end process;end mult70;程序编译后就可进行仿真，仿真结果如图5-34所示：图5-34 乘70电路结果仿真图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-35所示;图5-35 乘70电路元件图 乘239电路设计：

41、由分析可写出如下程序： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity mult239 isport( clk : in std_logic; din : in signed (10 downto 0); dout : out signed (18 downto 0);end mult239;architecture mult239 of mult239 issignal s1 : signed (18 downto 0);signal s2 : signed (14 downto 0);

42、signal s3 : signed (10 downto 0);signal s4 : signed (18 downto 0);begin a1:process(din,s1,s2,s3) begin s1=din&00000000; s2=din&0000; s3=din; if (din(10)=0) then s4=(0&s1(17 downto 0)-(0000&s2(14 downto 0)-(00000000&s3(10 downto 0); else s4=(1&s1(17 downto 0)-(1111&s2(14 downto 0)-(11111111&s3(10 dow

43、nto 0); end if; end process; a2: process(clk,s4) begin if clkevent and clk=1 then dout=s4; end if; end process;end mult239;程序编译后就可进行仿真，仿真结果如图5-36所示：图 5-36 乘239电路结果仿真图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-37所示;图5-37 乘239电路元件图乘401电路设计：由分析可写出如下程序：library ieee;use ieee.std_logic_1164.all;use ieee.s

44、td_logic_arith.all;entity mult401 isport( clk : in std_logic; din : in signed (10 downto 0); dout : out signed (19 downto 0);end mult401;architecture mult401 of mult401 issignal s1 : signed (19 downto 0);signal s2 : signed (17 downto 0);signal s3 : signed (14 downto 0);signal s4 : signed (10 downto

45、0);signal s5 : signed (19 downto 0);begin a1:process(din,s1,s2,s3,s4) begin s1=din&000000000; s2=din&0000000; s3=din&0000; s4=din; if (din(10)=0) then s5=(0&s1(18 downto 0)-(00&s2(17 downto 0)+(00000&s3(14 downto 0)+(000000000&s4(10 downto 0); else s5=(1&s1(18 downto 0)-(11&s2(17 downto 0)+(11111&s3

46、(14 downto 0)+(111111111&s4(10 downto 0); end if; end process; a2: process(clk,s5) begin if clkevent and clk=1 then dout=s5; end if; end process;end mult401;程序编译后就可进行仿真，仿真结果如图5-38所示：图 5-38 乘401电路结果仿真图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-39所示;图5-39 乘401电路元件图 乘499电路设计：由分析可写出如下程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity mult499 isport( clk : in std_logic; din : in signed (10 downto 0); dout : out signed (19 downto 0);end mult499;architecture mult499 of mult499 issignal s1 : signed (19 downto 0);signal s2 : signed (13 downto 0);signal s3 : signed (12