481.基于FPGA的8位16进制频率计设计

1、工程师范学院本科生毕业设计毕 业 设 计基于fpga的8位16进制频率计设计design of 8-bit 16-band frequency based on the fpga 专业班级：电信0501学生姓名： 指导教师： 系 别：电子工程学院2009年6月摘 要频率计是一种专门对被测信号频率进行测量的电子测量仪器。电子频率计具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。随着电子技术的发展，待测信号频率越来越高，测频技术也有了相当大的发展。根据频率计的测频原理，采用了vhdl语言完成了8位16进制数字频率计的设计，并在fpga器件上实现。本设计中

2、的fpga部分由测频控制模块，计数模块，锁存模块，译码模块，显示模块组成，每个模块的vhdl程序都在quartus ii 7.2软件环境中通过了仿真。除fpga核心部分，外围电路由电源部分，显示部分，基准信号输入部分，控制部分组成。最后依据电路图完成了硬件电路的焊接与调试。关键词：eda、fpga、数字频率计、vhdl、quartus ii 7.2abstractfrequency meter is a kind of specialized measure instrument to the electronics which is measured signal frequency. th

3、e electronics frequency meter has some advantages such as high accuracy, easy to operate, quickly measured and easy to auto maize measure process and so on. it is an important way to measure frequency. with the development of electronic technology, higher and higher-frequency of signals under test,

4、measuring frequency technology has been considerably developed.according to the principle of measuring frequency of the frequency meter, vhdl language has been used to complete the design of 8-bit 16-band digital frequency meter.and carry it out on fpga devices. the fpga part of this design is forme

5、d by frequency control module, counting module latch module, decoding module and display module. each module of the vhdl program has been passed through in a simulation environment of the software quartus ii 7.2.in addition to the core of the fpga,peripheral circuit is consist of the power source pa

6、rt, the display part, the reterence signal input part and the control part. finally, complete the welding and debugging of the hardware circuit based on the circuit diagram.key words：eda、fpga、frequency、vhdl、quartus ii 7.2目 录0 引 言11频率计测频原理21.1常用的数字频率测量方法21.1.1直接测频法21.1.2多周期同步测频方法32频率计外围电路设计52.1 电源电路5

7、2.2 基准信号输入电路62.3 显示及控制模块73 基于fpga器件的功能模块设计83.1 vhdl简介83.2 测频控制电路93.3 32位计数器103.4 32位锁存器113.5 7段显示译码器设计133.6 顶层vhdl程序设计及整体仿真程序144 fpga结构与应用164.1 概述164.2 fpga原理与结构164.2.1 查找表（look-up-table）原理与结构174.2.2 基于查表结构（lut）的结构174.2.2 基于查表结构fpga逻辑实现原理184.2.3 其他类型的fpga185 fpga配置方案195.1 ep10k30ati144-3 fpga芯片简介195

8、.2 epc2配置芯片简介195.3 配置模式196 频率计系统调试206.1. 硬件的调试步骤与验证206.2 软件的调试步骤与验证20结 论21参考文献22致 谢23附录一： 系统原理图24附录二： 顶层原理图26附录三： vhdl部分源程序27英文原文29中文译文34 工程师范学院2009届本科生毕业设计0 引 言fpga是一种新兴的高密度大规模可编程逻辑器件，它具有门阵列的高密度和pld器件的灵活性和易用性，目前已成为一类主要的可编程器件。可编程器件的最大特点是可通过软件编程对其器件的结构和工作方式进行重构，能随时进行设计调整而满足产品升级。使得硬件的设计可以如软件设计一样方便快捷，从

9、而改变了传统数字系统及用单片机构成的数字系统的设计方法、设计过程及设计观念，使电子设计的技术操作和系统构成在整体上发生了质的飞跃。采用fpga可编程器件，可利用计算机软件的方式对目标器件进行设计，而以硬件的形式实现。既定的系统功能，在设计过程中，可根据需要随时改变器件的内部逻辑功能和管脚的信号方式，借助于大规模集成的fpga和高效的设计软件，用户不仅可通过直接对芯片结构的设计实行多种数字逻辑系统功能，而且由于管脚定义的灵活性，大大减轻了电路图设计和电路板设计的工作量及难度，同时，这种基于可编程芯片的设计大大减少了系统芯片的数量，缩小了系统的体积，提高了系统的可靠性。eda（电子设计自动化） 技

10、术就是以计算机为工具，在eda软件平台上，对以硬件描述语言hdl为系统逻辑描述手段完成的设计文件，自动的完成逻辑编译、逻辑化简、逻辑综合及优化、逻辑仿真，直至对特定目标芯片的适配编译、逻辑映射和编程下载等工作（本文选用的开发工具为altera公司的quartus ii）。eda 的仿真测试技术只需要通过计算机就能对所设计的电子系统从各种不同层次的系统性能特点完成一系列准确的测试与仿真操作，大大提高了大规模系统电子设计的自动化程度。设计者的工作仅限于利用软件方式，即利用硬件描述语言（如vhdl）来完成对系统硬件功能的描述，在eda工具的帮助下就可以得到最后的设计结果，这使得对整个硬件系统的设计和

11、修改过程如同完成软件设计一样方便、高效。基于eda技术的设计方法为“自顶向下”设计，其步骤是采用可完全独立于目标器件芯片物理结构的硬件描述语言，在系统的基本功能或行为级上对设计的产品进行行为描述和定义，结合多层次的仿真技术，在确保设计的可行性与正确性的前提下，完成功能确认。然后利用eda工具的逻辑综合功能，把功能描述转换为某一具体目标芯片的文件，经编程器下载到可编程目标芯片中（如fpga芯片），使该芯片能够实现设计要求的功能。这样，一块芯片就是一个数字电路系统。使电路系统体积大大减小，可靠性得到提高。1频率计测频原理1.1常用的数字频率测量方法用于频率测量的方法有很多，频率测量的准确度主要取决

12、于所测量的频率范围以及被测对象的特点。而测量所能达到的精度，不仅仅取决于作为标准使用的。频率源的精度，也取决于所使用的测量设备和测量方法。因此，下面介绍集中常用的频率测量方法，分析他们的优缺点，从而提出此设计中频率测量方法。1.1.1直接测频法直接测频法是最简单的，也是最基本的频率测量方法，在测量过程中，依据信号频率高低的不同，测量方法也可以分为两种：一 、被测信号频率较高时(m法)通常选用一个频率较低的标准频率信号作为闸门信号，而将被测信号作为充脉冲，在固定闸门时间内对其计数。设闸门宽度为t，计数值为n，则这种测量方法的频率测量值为： （1-1）测量误差主要决定于闸门时间t和计数和计数器计得

13、的数的准确度，因此，总误差可以采用分项误差绝对值线性相加来表示，即： （1-2）其中，是最大量化误差的相对值，的产生是由于测频时，闸门的开启时刻与计数脉冲之间的时间关系不相关造成的，即在相同的主门开启时间内，计数器所得的数并不一定相同。当主门开启时间t接近甚至等于裤测信号周期tx的整数倍时，量化误差最大，最大量化误差为个数。为标准的准确度等于闸门时间的相对误差的准确度，即： （1-3） 式中负号表示由引起的闸门时间的误差为。通常，对标准频率的准确度的要求是根据所要求的测频准确度而提出来的。因此，为了使标准误差不对测量结果产生影响，标准频率的准确度应高于被测信号准确度至少一个数量级。因此，测量较

14、高的信号频率时，若已定，闸门时间t越长，测量准确度越高，当t选定后，越高，个数字误差对测量结果影响越小，测量准确度越高。二、被测信号频率较低时（t法）通常被测信号被选为闸门信号，而将频率较高的标频信号作为填充脉冲，进行计数，设计数值为n，标准频率信号的频率为，周期为，则有： （1-4）使用这种方法测频的误差主要是对标频信号计数产生的士1个数字误差，在忽略标准频率信号自身误差的情况下，测量精度为： （1-5）由上可知：直接测频方法的优点是：测量方便，读数直接，在比较宽的频率范围内能够获得较高的测量精度。它的缺点是：由于被测信号士1个数字误差的存在，难以兼顾低频和高频实现等精度测量，所以测量精度较

15、低。1.1.2多周期同步测频方法一、测量原理多周期同步测频是在直接测频基础上发展起来的，在目前的测频系统中得到了越来越广泛的应用。它在测频时，闸门时间不是固定的，而是被测信号的整数倍，即与被测信号保持同步，因此消除了对被测信号计数所产生的士1个数字误差，使测量精度大为提高，测量原理的波形如图1-1。闸门信号标准信号待测信号使能信号图1-1 测量原理测量时，首先预置闸门开启信号，此时计数器并不计数，等被测信号上升沿到来时，触发器输出计数允许信号（实际闸门信号），计数器1对标准信号计数，计数器2对被测信号计数，预置闸门关闭时，计数器并不立即结束计数，而是等到被测信号上升沿到来时才停止计数，完成测量

16、过程。若计数器1对标准信号的计数值为nc，计数器2对被测信号的计数值nx，则被测信号频率为： （1-6）运算器对公式1-6进行运算，由显示器显示运算结果，即为被测信号的频率值。综合上方法的优缺点，本设计采用此方法。fpga具有集成度高，一片fpga等效于几十到几百万枚门电路，并且高频特性特别好，又由于其可编程，设计起来事半功倍，因此本设计采用fpga来实现全同步数字频率计。其系统原理框图如图1-2所示。由图知，设计的绝大部分由fpga完成，只有基准信号电路、控制电路以及显示部分由外部电路构成。设计内部原理图主要由测频控制模块、计数器模块、锁存器模块、译码器模块等组成。工作原理如下：被测频率与标

17、准时钟分别送给脉冲同步检测电路与两个计数器，当脉冲同步检测电路检测到被测频率与标准时钟相位同步时，脉冲同步检测电路发出fpga标准时钟基准信号输入电路显示电路稳定电压电 源部 分控制信号控 制部 分图1-2 频率计系统原理框图同步信号，2个计数器开始计数，当脉冲同步检测电路再次检测到同步信号时，又发出同步信号，计数器停止计数。同时计数器的计数值锁存到锁存器，时序乘法器从锁存器中取得被测频率的计数值与标准时钟频率进行运算，运算所得结果就是被测信号的频率，然后再经过译码器进制转换变成bcd码，送给数码管显示。以下介绍各种模块电路的功能及实现过程。2频率计外围电路设计整个系统由核心部分的fpga以及

18、其外围电路共同构成，电路图见附录一。下面对其外围电路进行分析。2.1 电源电路本设计需要在5v的电压下进行工作，电源是保障系统正常运行的必要条件。开关电源的稳压精度高，但是只能稳定一路电压。本系统的信号处理电路和各种驱动电路需要多组直流稳压电源为系统供电。固单纯的选开关电源既不经济也无法满足系统的要求,所以本系统采用多组三端稳压块构成稳压电路输出。系统电源模块的原理图如图2-1所示，电源变压器将交流电网220v的电压变为9v的交流电。然后通过整流堆将交流电压变成脉动的直流电压，由于此脉动的直流电压还含有较大的波纹，通过滤波电容c9、c7、c3加以滤除。从而得到平滑的直流电压。在这样的电压还随电

19、网电压波动、负载和温度变化时，将维持输出直流电压的稳定。再经c10、c8、c4、c5波纹消除电容得到5v和3.3v的直流电压。其中5v电源主要为fpga所有外围设备供电，3.3v电源为fpga芯片提供电压。图2-1 直流稳压电源电路2.2 基准信号输入电路由于本设计要在1hz的基准信号下进行工作，所以稳定的基准信号的稳定性和精确性是非常重要的，经过分析，555振荡电路能起到提供1hz脉冲信号的作用。图2-2 555多谐振荡电路r2 r1 图2-2是由555定时器组成的多谐振荡器。r1、r2、c是外接元件。电源vcc经电阻r1、r2对电容c进行充电，vc开始上升次，直至2/3vcc时，比较器c1

20、的输出为0，将触发器复位成0，即vo为0。电容c通过r2和t放电，于是vc开始下降。直至到1/3vcc时，比较器c2的输出为0，将触发器置1，即vo由0再次上跳为1。此后vcc又经r1和r2对电容c充电，重复上述过程。可见，无论输出端vo为1还是为0，都是暂稳状态，输出电压vo为连续的方波信号。电容c从1/3vcc时充电到2/3vcc过程中形成的暂稳态脉冲宽度tph为tph = 0.7（r1+r2）c电容c从2/3vcc放电到1/3vcc过程中形成的暂稳态脉冲宽度tpl为：tpl=0.7r2c所以，振荡周期为：t=tpl+tph=0.7（r1+2r2）c振荡频率为： 图1-3是占空比可调的多谐

21、振荡器。图中电位器rp用于调节充放电时间常数，d1和d2两只二极管起到隔离电容c的充电放电路的作用。充电回路（vccr1d1c地）的时间常数tph=0.7r1c放电回路（cd2r2地）的时间常数tpl=0.7r2c方波的占空比（其中r1、r2为5.1k、c为1000uf、rp为10k可调电位器）通过调节可调电位器使得占空比为50%此时输出为1hz。2.3 显示及控制模块led显示器是由发光二极管显示字段组成的显示块，有7段和“米”字段之分。这种显示块有共阳极和共阴极两种。此外，显示块中还有一个圆点型发光二极管用于显示小数点。通过发光二极管亮、暗的不同组，可以显示多中数字、字母以及其他符号。le

22、d显示块中的发光二极管共有两种连接方法，本系统采用共阴极接法，如图2-3。图2-3 数码管显示电路3 基于fpga器件的功能模块设计fpga是频率计设计的核心部分，vhdl是实现fpga功能的基本语言。3.1 vhdl简介vhdl的英文全名是very一high一speed integrated circuit hardware description language，诞生于1982年。1987年底，vhdl被ieee和美国国防部确认为标准硬件描述语言。自ieee公布了vhdl的标准版本，ieee一1076（简称87版）之后，各eda公司相继推出了自己的vhdl设计环境，或宣布自己的设计工具可

23、以和vhdl接口。此后vhdl在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，ieee对vhdl进行了修订，从更高的抽象层次和系统描述能力上扩展vhdl的内容，公布了新版本的vhdl，即ieee标准的1076一1993版本，（简称93版）。现在，vhdl和verilog作为ieee的工业标准硬件描述语言，又得到众多印eda公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，vhdl与verilog语言将承担起大部分的数字系统设计任务。vhdl主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，vh

24、dl的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。vhdl的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分及端口）和内部（或称不可视部分）。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是vhdl系统设计的基本点。应用vhdl进行工程设计的优点是多方面的。 （1）与其他的硬件描述语言相比，vhdl具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重

25、要保证。 （2）vhdl丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。 （3）vhdl语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。 （4）对于用vhdl完成的一个确定的设计，可以利用ead工具进行逻辑综合和优化，并自动的把vhdl描述设计转变成门级网表。 （5）vhdl对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。3.2 测频控制电路 复位空闲状

26、态计数开始计数结果显示量程切换计数溢出闸门溢出图3-1测频控制流程图控制单元的作用是产生各种时序或控制信号使其他单元完成相应的动作，在其内部设计了一个状态机，其工作流图如图3-1所示复位后系统进入空闲状态，此时量程为最小量程、计数阀门关闭、计数单元清零等，在下一个时种自动进入计数状态，此时启动计数阀门，同时对阀门宽度时间进行计时，如果未发生计数溢出，阀门时间到时，切换到计数显示状态如果发生计数溢出，说明量程过小，此时进入量程切换，即将阀门宽度变窄，再进入空闲状态， 重新准备计数量程值译码后将得到显示数据小数点的位置，总体单位为khz。因此这里略去实体的声明部分在显示状态，计数阀门关闭，显示数据

27、传送有效，将计数值送入显示单元。图3-2为模块仿真波形图。以下是控制单元部分vhdl语言源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ftctrl isport（clkk:in std_logic; 1hz cnt_en:out std_logic; 计数器时钟能使能 rst_cnt:out std_logic; 计数器清零load:out std_logic ）; 输出锁存信号end ftctrl;architecture behav of ftctrl issignal

28、 div2clk:std_logic;beginprocess（ clkk ）beginif clkkevent and clkk = 1then 1hz时钟2分频div2clk=not div2clk;end if;end process;process （clkk，div2clk）begin if clkk=0 and div2clk=0 then rst_cnt=1; 产生计数清零信号 else rst_cnt=0;end if;end process;load=not div2clk;cnt_en=div2clk;end behav;图3-2测频控制电路仿真图3.3 32位计数器此计数

29、器为32位十六进制，实现对标准频率信号和被测频率信号进行计数。它具有计数使能端（ena）、异步清零端（clr）、时钟输入端（clk）、进位输出端ov）等。当异步清零端（clr）为高电平时，不管计数使能瑞是否有效，时钟上升沿是否到来，计数器都立即清零，即q=0。只有异步清零端（clr） 为低电平，并且计数使能端为高电平，有上升沿到来时，计数器才开始计数，当计数器计满时，进位输出为高电平。计数器vhdl程序仿真图如图3-3所示。从仿真图上可知：此计数器具有良好的控制和计数功能。计数器的vhdl源程序如下所示：library ieee;use ieee.std_logic_1164.all;use

30、ieee.std_logic_unsigned.all;entity counter32b isport （fin:in std_logic; 时钟信号 clr:in std_logic; 清零信号 enabl:in std_logic; 计数使能信号dout:out std_logic_vector（31 downto 0）; 计数结果end counter32b;architecture behav of counter32b is signal cqi:std_logic_vector（31 downto 0）;beginprocess（fin，clr，enabl）beginif clr

31、=1then cqi0）; 清零elsif finevent and fin=1then if enabl=1then cqi=cqi+1;end if; end if;end process;dout=cqi; end behav;图3-3 计数器仿真图3.4 32位锁存器频率计测频控制器的计数使能信号cnt_en能产生一个1秒脉宽的周期信号,并对频率计中的32位二进制计数器的使能端进行同步控制。当cnt_en高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号load的上跳沿将计数器在前一秒钟的计数值锁存进各所存器reg32bz中，并由外部的十六进

32、制7段译码器译出，显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清零信号而不断闪烁。锁存模块仿真如图3-4。锁存模块源程序如下：library ieee;use ieee.std_logic_1164.all;entity reg32b isport（lk:in std_logic; din:in std_logic_vector（31 downto 0）; a0:out std_logic_vector（3 downto 0）; a1:out std_logic_vector（3 downto 0）; a2:out std_logic_vector（3 downto 0）; a

33、3:out std_logic_vector（3 downto 0）; a4:out std_logic_vector（3 downto 0）; a5:out std_logic_vector（3 downto 0）; a6:out std_logic_vector（3 downto 0）; a7:out std_logic_vector（3 downto 0）;end ;architecture behav of reg32b isbegin process（lk，din）beginif lkevent and lk=1then a0=din（3 downto 0 ）; a1=din（7 d

34、ownto 4 ）; a2=din（11 downto 8 ）; a3=din（15 downto 12 ）; a4=din（19 downto 16 ）; a5=din（23 downto 20 ）; a6=din（27 downto 24 ）; a7led7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7snull;end case;end process;end;图3-5七位译码器仿真图3.6 顶层vhdl程序设计及整体仿真程序把以上各模块按照图3-6见附录三进行组合后得到顶层文件，源程

35、序见附录二，编译通过后进行仿真。 仿真编译后，设定的基准频率为1hz，第一次仿真采用测试信号的周期为0.25秒，即频率为4hz，按照频率计的设计，数码管应显示0000004，单位为hz。仿真结果与期望结果一致。仿真波形如图3-7所示。图3-7 测试信号频率为4hz脉冲时的仿真波形仿真编译后，设定的基准频率为1hz，第二次仿真采用测试信号的周期为1s，即频率为1khz，按照频率计的设计，转换成十六进制应为数码管应显示000003e8，转换成十进制即位1000，单位为hz。 仿真结果与期望结果一致，设计符合要求。仿真波形如图3-8所示： 图3-8 测试信号频率为1khz脉冲时的仿真波形4 fpga

36、结构与应用可编程逻辑器件pld（programmable logic devices）是20世纪70年代发展起来的一种新的集成器件。pld是大规模集成电路技术发展的产物，是一种半定制的集成电路，结合计算机软件技术（eda技术）可以快速、方便地构建数字系统。本章主要介绍几类常用的大规模可编程逻辑器件的机构和工作原理，对fpga的查找表原理分别进行剖析。4.1 概述不论是简单还是复杂的数字电路系统都是由基本门来构成的，如与门、或门、非门、传输门等。由基本门可构成两类数字电路，一类是组合电路，在逻辑上输出总是当前输入状态的函数；另一类是时序电路，其输出是当前系统状态与当前输入状态的函数，它含有存储元

37、件。人们发现，不是所有的基本门都是必需的，如用与非门单一基本门就可以构成其他的基本门。任何组合逻辑函数都可以化为“与-或”表达方式，即任何的组合电路（需要提供输入信号的非信号），可以用与门-或门二级电路实现。同样，任何时序电路都可以由组合电路加上加存储元件（即锁存器、触发器、ram）构成。由此，人们提出了一种可编程电路结构，即乘机项逻辑可编程结构，其原理结构图如图4-1所示。输入缓冲电路与阵列与阵列输出缓冲电路输入 输出 图4-1 基本pld器件的原理图当然，“与-或”结构组成的pld器件的功能比较简单。此后，人们又从rom工作原理、地址信号与输出数据间的关系，以及asic的门阵列法中获得启发

38、，构造出另外一种可编程的逻辑结构，那就是sram查找表的逻辑形成办法，它的逻辑函数发生采用ram“数据”查找的方式，并使用多个查找表构成了一个查找表列阵，称为可编程门阵（programmable gate array）。4.2 fpga原理与结构fpga是大规模可编程逻辑器件的一大类pld器件。4.2.1 查找表（look-up-table）原理与结构采用查找表结构的pdl芯片我们也可以称之为即fpga：如altear的acex，apex系列，xilinx的spartan，virtex系列等。查找表（look一up一table）简称为lut， lut本质上就是一个ram。目前fpga中多使用4

39、输入的lut，所以每一个lut可以看成一个有4位地址线的161的ram。当用户通过原理图或hdl语言描述了一个逻辑电路以后，pld/fpga此a开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入ram，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。4.2.2 基于查表结构（lut）的结构flex/acex的结构主要包括lab，i/o块，ram块（未表示出）和可编程行/可连线。在flex/acex中，一个lab包括8个逻辑单元（le），每个le包括一个lut，一个触发器和相关的相关逻辑。le是flex/acex芯片实现逻辑的最基本结构如图

40、4-5。图4-5 逻辑单元le结构图4.2.2 基于查表结构fpga逻辑实现原理以图4-6这个电路为例：图4-6 简单逻辑电路图a，b，c，d由fpga芯片的管脚输入后进入可编程连线，然后作为地址线连到lut，lut中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出，这样组合逻辑就实现了。该电路中d触发器是直接利用lut后面d触发器来实现。时钟信号clk由i/o脚输入后进入芯片内部的时钟专用通道，直接连接到触发器的时钟端。触发器的输出与i/o脚相连，把结果输出到芯片管脚。这样pld就完成了图1-6所示电路的功能。这个电路是一个很简单的例子，只需要一个lut加上一个触发器就可以

41、完成。对于一个lut无法完成的电路，就需要通过进位逻辑将多个单元相连，这样fpga就可以实现复杂的逻辑。由于lut主要适合sram工艺生产，所以目前大部分fpga都是基于sram工艺的，而sram工艺的芯片在掉电后信息就会丢失，一定需要外加一片专用配置芯片，在上电的时候，由这个专用配置芯片把数据加载到fpga中，然后fpga就可以正常工作，由于配置时间很短，不会影响系统正常工作。也有少数fpga采用反熔丝或flash工艺，对这种fpga，就不需要外加专用的配置芯片。4.2.3 其他类型的fpga随着技术的发展，在2004年以后，一些厂家推出了一些新的pdl和fpag，这些产品模糊了pld和印g

42、a的区别。例如altera最新的撇max系列pld，这是一种基于fpga（lut）结构，集成配置芯片的pld，在本质上它就是一种在内部集成了配置芯片的fpga，但由于配置时间极短，上电就可以工作，所以对用户来说，感觉不到配置过程，可以传统的pld一样使用，加上容量和传统pld类似，所以altera把它归作pld。还有像lattice的xp系列fpga，也是使用了同样的原理，将外部配置芯片集成到内部，在使用方法上和pld类似，但是因为容量大，性能和传统fpga相同，也是lut架构，所以lattice仍把它归为fpga。38 工程师范学院2009届本科生毕业设计5 fpga配置方案5.1 ep10

43、k30ati144-3 fpga芯片简介本系统所使用的fpga芯片为epf10k30ati144-3的flex系列芯片，其管脚数为144，封装为tqfp，工作电压可选择5v或3.3v，典型可用门数为30，000，最大可用系统门数为69，000，逻辑单元（les）为1，728，逻辑阵列块（labs）为216，嵌入式阵列块（eabs）为6，总的ram为12，288位，最大用户使用i/0口为246个。5.2 epc2配置芯片简介本系统使用的专用配置芯片为epc2，该芯片数据传输方式为串行传输，与flex系列的芯片相接的管脚只有4个，连接相当简单。支持max+plus软件平台，能够用max+plush

44、自带的编程器进行下载。封装形式有多种：8脚的pdip封装、20脚的plcc封装以及32脚的tqfp封装。其存储空间为1，695，680位。能够对flex10k、flexplusll平台下通过bitblaster、byteblaster和byteblastermv电缆进行下载，支持ps及jtag下载6000、flex8000系列芯片进行配置。支持5v和和3.3v电压，能够在quartus ii平台下下载。5.3 配置模式 fpga有多种配置模式。对于altear公司的sram lut fpga器件，fpga有六种配置模式，这些模式通过fpga上的两个模式选择引脚msel1和msel0上设定的电平

45、来决定：（1）专用器件配置模式，如用epc系列器件进行配置。（2）ps (passive serial被动串行)模式：msel1=0、msel0=0。（3）pps (passive parallel synchronous 被动并行同步)模式：msel1=1msel0=0。（4）ppa (passive parallel asynchronous 被动并行异步)模式：msel1=1、msel0=1。（5）psa ( passive serial asynchronous 被动串行异步)模式：mseli=1、msel=0。6 频率计系统调试要快捷、成功地开发一个基于fpga8位16进制的频率计，

46、正确、合理的调试方法是必不可少的环节。调试基本分为硬件和软件两步进行：首先对硬件电路外部设备进行调试。然后，借助pc机调试软件将设备端的串口协议(主要有描述符请求、端口配置、地址设置以及基本数据交换)调通，用调试好的设备接口来开发、调试pc软件，写入单fpga程序。最后，加上设备端的其它用户程序，对整个完整的系统进行系统调试。 6.1. 硬件的调试步骤与验证频率计的硬件调试主要有以下几步：(1)检查电路原理图是否有错误；(2)焊件，测试各个元件管脚连接是否有错误，并检查是否有虚焊脱焊的问题；(3)加电测试电源部分工作是否正常，基准信号输入不分工作是否正常；(4)下载vhdl程序，测试电路其他各

47、部分工作是否正常；(5)测试完毕。 6.2 软件的调试步骤与验证在vhdl程序调试过程中主要有以下几步：(1)程序输入计算机中，用集成开发环境quartus中进行程序调试；(2)起初调试时对quartus运用不熟悉，建立文件时未建立工程文件，导致在接下来的调试、仿真过程中不能正常进行。经认真学习对quartus软件有了比较系统的认识。(3)由于fpga芯片集成度高，这就要求程序必须严谨。在编写锁存模块时遇到数码管脚分配不均现象，在编译及仿真过程中不能正常进行。通过对锁存程序以及译码程序的调整，将各管脚准确分配后，实现了编译与仿真，达到所需效果。(4)由于锁存器为对频率计中的32位二进制计数器的

48、使能端进行同步控制。所以在仿真时出现仿真结果不明显现象，必须设置恰当的仿真结束时间和输入信号的时钟周期，本模块设置的end time 为50us。结 论基于fpga的频率计是目前精度最高的频率计.在高速时钟随处可见的现代电子系统，有着非常广泛的研究价值。从某种程度上说它是以牺牲时间来换取精确度的，但一般情况下频率计对时间的要求并不高，并且由于电子系统对系统时钟准确度的要求越来越高，因此全同步数字频率计还是有着广泛的应用空间。通过对数字频率计的设计，可以得到以下几个结论:（1）把数字频率计设计在fgpa芯片上，构成了一个典型的soc系统，对缩小电路板的体积以及缩短设计开发的周期具有非常重要的意义

49、。（2）通过对数字频率计的仿真，得到了良好的结果，这对硬件的设计和测试提供了很好的依据。（3）本设计做好硬件电路的焊接并进行了硬件测试。在后续的研究中应该做好对硬件的完善，能够与现在市面上的频率计的测试结果进行比较，得到更加科学的验证。（4）本设计要转化成产品还要更进一步的进行研究，完善设计电源电路和被测信号的波形整形、放大电路以及设计标准稳定的时基信号电路。（5）由于测量频率的仪器功能一般都比较多，因此，我们完全可以在本设计的基础之上，可以添加测周，测相位差以及与pc机通讯的功能，使之向多功能方向发展。参考文献1 求是科技,cpld/fpga应用开发技术与工程实践.北京：人民邮电出版社,20

50、05.2 张学庄, 廖诩希.电子仪器与测量.长沙：湖南科学技术出版社.2004.3 魏西峰,全同步数字频率测量方法的研究 .现代电子技术.2007.4 黄智伟,fpga系统设计与实践.北京：电子工业出版社.2006.5 潘松,黄继业.eda技术实用教程.北京：科学技术出版社.2004.6 严颂庄,王祝盈,陈小林等.影响相检式多周期同步测频法测量精度因数的研究 湖南大学学报（自然科学版）.2005.7杨恒,李爱国,王辉等.fpga/cpld最新实用技术指南.北京：清华大学出版社.2007.8边春远,王志强.初cs一51单片机应用程序开发实用子程序,北京：人民邮电出版社.2008.9阎石,数字电子

51、技术基础.北京：高等教育出版社.2006.10吴超英,基于cpld/fpga技术的数字系统的设计.安徽工业大学学报.2003.11武卫华,陈德宏.基于eda技术的数字频率计芯片化的实现.电测与仪表.2004.12wei zhou, some new, methods or pension time interval measurementc. ieee international frequency control symposium.2005.13wayne wolf（usa）,fpga一based system designm,北京：机械1业出版社,2005.14chris rowan(u