存储器系统BPPT课件

1、存储器系统B 第第4 4章章 存储器系统存储器系统 存储器系统B 本章重点本章重点 半导体存储器分类 半导体存储器芯片的性能指标 常用存储芯片使用 存储器系统的设计 存储器系统B 4.1 4.1 存储器概述存储器概述 内存是主存储器，存放当前运行的程序和数据。 直接编址范围由CPU地址总线条数决定，8086： 1MB(220)，80386：4GB(22230)； 特点：快，容量小，随机存取，CPU可直接访问； 一般由MOS型半导体存储器组成； 分RAM、ROM 。 外存是辅助存储器，存放非当前使用的程序和数据。 特点：慢，容量大，顺序存取/块存取，可长期保存 程序和数据； 通常由磁、金属涂层、

2、半导体介质构成； 磁盘、磁带、CD、DVD、存储卡、U盘等。 存储器分内部存储器(内存)和外部存储器(外存)。 存储器系统B 4.1.1 4.1.1 半导体存储器的分类半导体存储器的分类 微机中的内存储器通常由半导体存储器构成，按存 取方式分为随机读写存储器(RAM)和只读存储器(ROM)。 存储器系统B 根据存储器芯片内部基本单元电路的结构不同， RAM又分为： (1)静态随机读写存储器SRAM 一、随机读写存储器RAM (2)动态随机读写存储器DRAM 双稳态触发器电路构成。速度快，容量小。 用电容存储信息，速度慢，集成度高，容量大。但电 容有漏电存在， 需要定时“刷新”。 (3)非易失性

3、随机读写存储器NVRAM 存储电路由SRAM和E2PROM共同构成。正常运行时同 SRAM；掉电或电源故障SRAM信息自动保护到E2PROM。 4.1.1 4.1.1 半导体存储器的分类半导体存储器的分类 存储器系统B （1）掩膜式）掩膜式ROM 采用掩膜工艺（即光刻图形技术）一次性直接写入的。 二、只读存储器二、只读存储器ROMROM 4.1.1 4.1.1 半导体存储器的分类半导体存储器的分类 （2）可编程）可编程PROM（PROM） 熔丝断开和接通存储信息，只能写一次，不能擦除和改写。 （3）可擦除可编程）可擦除可编程ROM（EPROM） 是紫外线EPROM，照1520min擦除，写入要

4、专用编程器。 （4）电可擦除可编程）电可擦除可编程ROM（E2PROM） 在线E2PROM，编程改写不需专用设备，某引脚上加规定 电压即可。 （5）闪速存储器）闪速存储器FLASH（Flash Memory） 类似E2PROM，擦写速度快，按块擦写。 存储器系统B 4.1.2 4.1.2 半导体存储器主要性能指标半导体存储器主要性能指标 存储容量：存储单元个数M每单元位数N。 例如：SRAM 6264容量为：8K8 bit DRAM Intel 2164A容量为：64K1 bit 存取时间：从启动读(写)操作到操作完成的时间(ns)。 存取周期：连续启动两次独立的存储器操作所需最小时 间间隔。

5、 可靠性：用平均无故障间隔时间MTBF来衡量 功耗(mw毫瓦)：操作(动态)功耗、维持(静态)功耗 性能/价格比 尽量选用存储容尽量选用存储容 量大的芯片，以量大的芯片，以 减少总芯片数。减少总芯片数。 CPUCPU读写存储器的时间必须大于存储芯读写存储器的时间必须大于存储芯 片的存取时间。片的存取时间。 存储器系统B 4.1.3 4.1.3 半导体存储器的基本结构半导体存储器的基本结构 0000H 0001H 0002H XXXXH 读写控制总线读写控制总线 数据总线数据总线 地址译码器地址译码器 地址地址 内容内容 地址总线地址总线 存储器逻辑结构示意图 存储体存储体(内容内容) 根根 据

6、据 地地 址址 信信 号号 确确 定定 地地 址址 存储器系统B 4.1.3 4.1.3 半导体存储器的基本结构半导体存储器的基本结构 半导体存储器芯片内部(虚线框)：由地址寄存器、地址 译码器、存储体、读写驱动电路、数据寄存器和读写控 制逻辑等组成。 一、存储体 是存储信息的实体，由存储元组成。存储元是存储一位二 进制“0”或“1”的基本存储电路。 存储体内基本存 储电路的排列结 构通常有两种方 式：字结构和位 结构。 存储器系统B 4.1.3 4.1.3 半导体存储器的基本结构半导体存储器的基本结构 二、地址译码器 三、读写控制电路 单译码方式 接受CPU的地址信 息，并译码选中芯 片内某

7、存储单元。 双译码方式 接收CPU传来的控制命 令，产生相应时序信 号对存储器进行读/写 控制。 存储器系统B 4.2 4.2 随机读写存储器随机读写存储器RAM 一、典型SRAM芯片 CMOS RAM芯片6264(8KB) 主要引脚功能 与系统的连接使用 典型静态典型静态RAM芯片有芯片有Intel 公司的：公司的： 6264(8K*8)、 62128(16K*8)、 62256(32K*8)、 62512(64K*8) N NC C A A1 12 2 A A7 7 A A6 6 A A5 5 A A4 4 A A3 3 A A2 2 A A1 1 A A0 0 D D0 0 D D1 1

8、 D D2 2 G GN ND D V VC CC C W WE E C CS S2 2 A A8 8 A A9 9 A A1 11 1 O OE E A A1 10 0 C CS S1 1 D D7 7 D D6 6 D D5 5 D D4 4 D D3 3 1 1 2 28 8 2 2 2 27 7 3 3 2 26 6 4 4 2 25 5 5 5 2 24 4 6 6 2 23 3 7 7 2 22 2 8 8 2 21 1 9 9 2 20 0 1 10 0 1 19 9 1 11 1 1 18 8 1 12 2 1 17 7 1 13 3 1 16 6 1 14 4 1 15 5

9、SRAM 6264芯片芯片外部引线图外部引线图 存储器系统B 4.2 4.2 随机读写存储器随机读写存储器RAM l地址线：地址线： A0A12 l数据线：数据线： D0 D7 l输出允许信号：输出允许信号：OE l写允许信号：写允许信号： WE l选片信号：选片信号： CS1、 、CS2 6264的工作过程：的工作过程： l读操作：地址；读操作：地址； CS1=0、 、CS2=1 ； ； OE=0， WE=1；数据；数据 l写操作：地址；写操作：地址；数据；数据； CS1=0、 、CS2=1 ； ； OE=*， WE=0 l有对应的工作时序。有对应的工作时序。 6264芯片的主要引线：芯片的

10、主要引线： 存储器系统B 4.2 4.2 随机读写存储器随机读写存储器RAM D0D7 A0 A12 WE OE CS1 CS2 A0 A12 MEMW MEMR 译码译码 电路电路 高位地高位地 址信号址信号 D0D7 6264芯片与系统的连接芯片与系统的连接 CPU或计算机系统或计算机系统SRAM 6264 存储器系统B 4.2 4.2 随机读写存储器随机读写存储器RAM （1）全地址译码）全地址译码 低位地址线直接接存储器芯片的地址线；剩余的全部低位地址线直接接存储器芯片的地址线；剩余的全部 高位地址信号作为译码信号，使得存储器芯片的每一个单高位地址信号作为译码信号，使得存储器芯片的每一

11、个单 元都占据一个惟一的内存地址。元都占据一个惟一的内存地址。 存储器存储器 芯片芯片 译译 码码 器器 低位地址低位地址 高位地址高位地址 全全 部部 地地 址址 片选信号片选信号 译码电路：译码电路：将输入的一组高位地址信号通过变换，产生将输入的一组高位地址信号通过变换，产生 一个有效输出信号，用于一个有效输出信号，用于选中选中某个存储器芯片，从而确定某个存储器芯片，从而确定 该存储器芯片在内存中的地址范围。该存储器芯片在内存中的地址范围。有三种译码方式有三种译码方式。 存储器存储器 芯片芯片 存储器存储器 芯片芯片 存储器系统B 4.2 4.2 随机读写存储器随机读写存储器RAM 626

12、4芯片的地址范围：芯片的地址范围：F0000HF1FFFH 1111000 0000 1111 A19 A18 A17 A16 A15 A14 A13 & 与与 非非 1 #CS1 A12 A0 D7D0 高位地高位地 址线全址线全 部参加部参加 译码译码 6264 A12-A0 D7-D0 #OE #WE 全地址译码例子： 存储器系统B （2）部分地址译码）部分地址译码 用部分高位地址信号（而不是全部）作为译码信号，使得用部分高位地址信号（而不是全部）作为译码信号，使得 被选中的存储器芯片占有几组不同的地址范围；被选中的存储器芯片占有几组不同的地址范围； 部分地址译码例子：部分地址译码例子：

13、 两组地址： A18=1： F0000HF1FFFH A18=0： B0000HB1FFFH A19 A17 A16 A15 A14 A13 & 1 高位地址高位地址 线全部参线全部参 加译码，加译码， A18除外除外 6264 CS1 4.2 4.2 随机读写存储器随机读写存储器RAM 下例使用高下例使用高6位地址作为译码信号，从而使被选中芯片的每位地址作为译码信号，从而使被选中芯片的每 个单元都占有两个地址，即这两个地址都指向同一个单元。个单元都占有两个地址，即这两个地址都指向同一个单元。 存储器系统B 4.2 随机读写存储器随机读写存储器RAM （3）线选地址译码）线选地址译码 用高位地

14、址信号（一根或几根）作为译码信号，使得被选用高位地址信号（一根或几根）作为译码信号，使得被选 中的存储器芯片占有几组不同的地址范围；中的存储器芯片占有几组不同的地址范围； 线选地址译码例子：线选地址译码例子： 地址？地址？ A13 6264 CS1 下例使用下例使用A13作为译码信号，从而使被选中芯片的每个单作为译码信号，从而使被选中芯片的每个单 元都占有元都占有26个地址。个地址。 存储器系统B 4.2 4.2 随机读写存储器随机读写存储器RAM 应用举例 例：将SRAM 6264芯片与系统连接，使其地址范围为： 38000H39FFFH，使用74LS138译码器构成译码电路。 Y0# G1

15、 Y1# G2A Y2# G2B Y3# Y4# A Y5# B Y6# C Y7# 片选信号输出片选信号输出 译码允译码允 许信号许信号 地址信地址信 号号输入输入 （接到不同的存储体上）（接到不同的存储体上） 74LS13874LS138逻辑图：逻辑图： 存储器系统B 4.2 4.2 随机读写存储器随机读写存储器RAM 74LS138真值表：（注意：输出低电平有效） 可以看出，当译码允许信号有效时，Yi是输入A、B、C的 函数，即 Y=f(A,B,C) 11111111X X X 其 他 值 011111111 1 1 1 0 0 101111111 1 0 1 0 0 110111111

16、 0 1 1 0 0 111011111 0 0 1 0 0 111101110 1 1 1 0 0 111110110 1 0 1 0 0 111111010 0 1 1 0 0 111111100 0 0 1 0 0 Y7Y6Y5Y4Y3Y2Y1Y0C B AG1 G2A G2B 存储器系统B 4.2 4.2 随机读写存储器随机读写存储器RAM CPU D0D7 A0 A12 WE OE CS1 CS2 A0 A12 MEMW MEMR D0D7 A19 74LS138 G1 G2A G2B C B A & & A18 A14 A13 A17 A16 A15 VCC Y0 地址范围为：地址

17、范围为：38000H39FFFH 与 系 统 连 接 示 意 图 (全 地 址 译 码) 6264 存储器系统B 4.2 4.2 随机读写存储器随机读写存储器RAM CPU D0D7 A0 A12 WE OE CS1 CS2 A0 A12 MEMW MEMR D0D7 G1 G2A G2B C B A & & A19 A14 A13 A17 A16 A15 VCC Y0 A18不参加译码：不参加译码： 地址范围为：地址范围为：38000H39FFFH 或或78000H79FFFH 与系 统连 接示 意图 (线 选地 址译 码) 6264 存储器系统B 4.2 4.2 随机读写存储器随机读写存储

18、器RAM CPU D0D7 A0 A12 WE OE CS1 CS2 A0 A12 MEMW MEMR D0D7 & A19 A14 A13 A17 A16 A15 VCC A13 A18不参加译码：不参加译码： 地址范围？地址范围？ 与系 统连 接示 意图 (线 选地 址译 码) A18 6264 存储器系统B 二、典型DRAM芯片 4.2 4.2 随机读写存储器随机读写存储器RAM 特点： u存储元主要由电容构成，由于电容存在 漏电现象而使其存储的信息不稳定，故 DRAM芯片需要定时刷新，相应的外围 电路较复杂； D 数据线 ES C 字选线 T1 u定时刷新间隔一般为几微秒几毫秒； u集

19、成度高(存储容量大，可达1Gbit/片以 上)，功耗低，但速度慢(10ns左右)； uDRAM在微机中应用非常广泛，如微机 的内存条、显存等。 存储器系统B 4.2 4.2 随机读写存储器随机读写存储器RAM 典型典型DRAM芯片芯片Intel 2164A NC DIN WE RAS A0 A1 A2 GND VCC CAS DOUT A6 A3 A4 A5 A7 1 16 2 15 3 14 4 13 5 12 6 11 7 10 8 9 容量：容量：64K*1 存储器系统B 4.2 4.2 随机读写存储器随机读写存储器RAM 主要引线主要引线 A0A7：地址输入线。分时复用。每次8位地址信

20、号送到 芯片上，分别为行地址和列地址，构成16位地址通过行列 译码选中要寻址的单元。 RAS：行地址选通信号。用于锁存行地址； CAS：列地址选通信号； 地址总线上先送上行地址，后送上列地址，它们分别在RAS 和CAS有效期间被锁存在锁存器中 WE=O 数据写入数据写入 WE=1 数据读出数据读出 WE：写允许信号写允许信号 DIN： 数据输入 DOUT： 数据输出 存储器系统B 4.2 4.2 随机读写存储器随机读写存储器RAM DRAM的工作过程的工作过程 数据读出：数据读出： （1）行地址A0A7，RAS有效，下降沿锁存行地址； （2）列地址A0A7，CAS有效，下降沿锁存列地址； （3

21、）保持WE=1，在CAS=0期间，DOUT端输出并保持。 WE=1 RAS CAS DOUT 行地址列地址 有效数据 存储器系统B 4.2 4.2 随机读写存储器随机读写存储器RAM 数据写入：数据写入：与数据读出过程基本类似，区别是送完 列地址后，要将WE端置为低电平，然后把要写入 的数据从DIN端输入。 RAS CAS WE DIN 行地址列地址 有效写入数据 存储器系统B 4.2 4.2 随机读写存储器随机读写存储器RAM 刷新：将存放的每位信息读出并重新写入过程。 （1）CAS=1，无效； （2）送行地址，RAS=0，有效； （3）芯片内刷新电路将所选行单元的信息刷新； （4）将行地址

22、循环一遍，刷新整个芯片所有单元。 DRAM要求每隔28ms刷新一次，这个时间称为 刷新周期。在刷新期间，DRAM不能进行正常的读写 操作的，是由刷新控制电路来保证。 RAS CAS=1 行地址 存储器系统B 4.2 4.2 随机读写存储器随机读写存储器RAM 2164A在系统中的连接在系统中的连接 A0 A7 ADDSEL RAS0 CAS0 MEMWWE CAS0 RAS0 A8 A15 A0 A7 A B S 2164 LS158 LS245 D0 D7 A DR MEMR B E RAMADSEL D0D7 8片 存储器系统B 4.3 4.3 只读存储器只读存储器ROM 一、典型EPRO

23、M芯片 特点： 可多次编程写入 掉电后内容不丢失 需用紫外线擦除内容 常用EPROM芯片有Intel 2732(4KB)、 2764(8KB)、 27128(16KB)等。 EPROM 2764 存储器系统B 4.3 4.3 只读存储器只读存储器ROM 1 28 2 27 3 26 4 25 5 24 6 23 7 22 8 21 9 20 10 19 11 18 12 17 13 16 14 15 VPP A12 A7 A0 D0 D1 D2 地D3 D4 D5 D6 D7 CE A10 OE A11 A9 A8 NC PGM VCC A1 A2 A3 A4 A5 A6 1、8K8bit芯片

24、，其引脚与 SRAM 6264完全兼容： 2、地址信号：A0 A12 3、数据信号：D0 D7 4、输出允许信号：OE 5、片选信号：CE 6、编程脉冲输入：PGM=0， 编程输入。读操作时PGM=1 7、 VCC=+5V，VPP=+21V （+12.5V，+15V，+25V）。 EPROM 2764 存储器系统B 4.3 4.3 只读存储器只读存储器ROM 2764的工作方式 数据读出：数据读出： A0 A12，OE=CE=0，D0 D7 编程写入编程写入 擦除：擦除：1520分钟分钟 标准编程：编程负脉冲标准编程：编程负脉冲505ms 快速编程：编程负脉冲快速编程：编程负脉冲100us，写

25、，写10次次 编程写入的特点：编程写入的特点： 每出现一个编程负脉冲就写入一个字节数据。每出现一个编程负脉冲就写入一个字节数据。 工作方式工作方式 存储器系统B 4.3 4.3 只读存储器只读存储器ROM 二、典型E2PROM 特点：特点： 可在线编程写入 掉电后内容不丢失 电可擦除 E2PROM芯片芯片 2817A (2K8bit) 11根地址线（A0 A10） 8位数据线（D0 D7） 输出允许信号（OE） 写允许信号（WE） 片选信号（CE） 状态输出端（READY/BUSY） 引脚信号： Intel 2817A最大读 出时间250ns，工 作电流150mA，维 持电流50mA 存储器系

26、统B 4.3 4.3 只读存储器只读存储器ROM 2817A工作方式 数据读出 编程写入： 擦除： 字节写入：字节写入：A0A10，CE=WE=OE=1，D0D7 ，BUSY=0，写入一个字节，写入一个字节，BUSY=1 字节擦除：一次擦除一个字节字节擦除：一次擦除一个字节 A0A10，CE=OE=0，WE=1， BUSY高阻， 从D0D7读出数据 存储器系统B 4.3 4.3 只读存储器只读存储器ROM 编程速度快，掉电后内容又不丢失。编程速度快，掉电后内容又不丢失。 特点：特点： 通过向内部控制寄存器写入命令的方法来控制芯通过向内部控制寄存器写入命令的方法来控制芯 片的工作方式。片的工作方

27、式。 应用：应用： 构成存储卡，构成存储卡，BIOS，便携式闪存硬盘、，便携式闪存硬盘、MP3等。等。 工作方式：工作方式： 数据读出数据读出 编程写入：编程写入： 擦除擦除 读单元内容读单元内容 读内部状态寄存器内容读内部状态寄存器内容 读芯片的厂家及器件标记读芯片的厂家及器件标记 数据写入，写软件保护数据写入，写软件保护 字节擦除，块擦除，片擦除字节擦除，块擦除，片擦除 擦除挂起擦除挂起 三、闪存(flash memory)E2PROM 存储器系统B 4.3 4.3 只读存储器只读存储器ROM 17根地址线A0 A16，A7 A16寻 1024个分区地址，A0 A6寻各分 区的128个字节

28、单元 8位数据线（I/O0 I/O7） 输出允许信号（OE） 写允许信号（WE） 片选信号（CE） 引脚信号： ATMEL公司的AT29C010A，单一 +5V闪存，容量1M1bit，快速读出 时间70ns，分区(1024区128字节) 快速编程周期10ms，低功率有效电 流50mA，维持电流100mA。 编程电压VPP、工作电压VCC均为+5V，VSS接地 存储器系统B AT29C010A工作方式 4.3 4.3 只读存储器只读存储器ROM 软件数据保护： 数据读出： 编程： 字节装载： A0A16，CE=OE=0，WE=1，从 I/O0I/O7读出数据 装入每一分区待编程的128字节数据或

29、数据 保护的软件编码。A0A16，CE=WE=0， OE=1，数据在CE、WE上升沿时锁存。 以分区为单位进行再编程，一般在150s内结束 装入；编程周期。自动擦除分区内容，对锁存 的数据在定时器作用下编程。 通过程序指令可以开启或关闭软件数据 保护特性。 存储器系统B 4.4 4.4 存储器系统设计存储器系统设计 一、系统内存配置 IBM PC/XT内存配置示意图 8086 CPU的中断服务程 序入口地址固定存放在 内存00000H003FFH地 址空间。 存储器系统B 二、存储器系统设计应注意的问题 (1)CPU总线的负载能力总线的负载能力 4.4 4.4 存储器系统设计存储器系统设计 (

30、2)CPU时序和存储器存取速度之间的配合时序和存储器存取速度之间的配合 (3)存储器存储器容量配置及地址分配 计算机运行环境的需要； 微处理器直接寻址范围； ROM区的设置； 特殊用途所规定的固定地址； (4)控制信号的连接控制信号的连接 存储器系统B 三、存储器的扩展 4.4 4.4 存储器系统设计存储器系统设计 位数位数 扩展扩展 用8片2164A芯片构成64KB存储器 LS138 A16A19 2164A2164A2164A DB AB D0D1D7 A0A7 A8A15 译码输出译码输出 读写 信号 A0A19 D0D7 A0A7 A8A15 A0A7 A8A15 位扩展方法：位扩展方

31、法：将每片地址线、控制线并联，数据线分别引出；将每片地址线、控制线并联，数据线分别引出； 位扩展特点：位扩展特点： 存储器单元数不变，位数增加。存储器单元数不变，位数增加。 存储器系统B 字字 扩展扩展 4.4 4.4 存储器系统设计存储器系统设计 64K8位的位的 SRAM芯片构芯片构 成成128KB存存 储器储器 地址空间的扩展；地址空间的扩展； 每个芯片地址线、数据线、控制线并联，片选端分别引出，使每个芯片地址线、数据线、控制线并联，片选端分别引出，使 每个芯片占据不同地址范围。每个芯片占据不同地址范围。 数据总线DB 地址总线AB G G2A G2B C B A 74LS138 MEM

32、W MEMR A19 A18 A17 A16 Y2 Y3 & WE OR CS WE OR CS Y3 MEMW 64Kx8 D0 D7 A0 A15 A0 A15 D0 D7 64Kx8 MEMR 地址为：地址为：20000H2FFFFH和和30000H3FFFFH 存储器系统B 字位同时扩展字位同时扩展 4.4 4.4 存储器系统设计存储器系统设计 两组芯片的两组芯片的 地址范围是地址范围是 多少？多少？ 存储器系统B 4.4 4.4 存储器系统设计存储器系统设计 四、CPU(8086/8088)与存储器的连接 存储器芯片选择 存储器类型 容量 (1)字结构：一片一组； (2)位结构：n片

33、一组； 速度 负载 性能/价格比 译码方法 线选法 部分地址译码法 全地址译码法 存储器系统B 4.4 4.4 存储器系统设计存储器系统设计 四、CPU(8086/8088)与存储器的连接 例：8086/8088CPU配置16KB的EPROM，32KB的RAM， EPROM选用2764(8K*8)的芯片，RAM选用静态6264(8K*8) 构成扩充存储器。要求： （1）ROM区地址：80000H-83FFFH； （2）RAM区地址：84000H-8BFFFH； （3）采用全译码方式。 解：所需芯片数： EPROM 2764：16KB/8KB=2 片 RAM 6264：32KB/8KB=4 片

34、分别以8088 CPU和8086 CPU来讲，因为8086 CPU要 考虑奇偶分体。 （1）8088 CPU地址分配表： 存储器系统B M/IO A19 A18 A17 A16 A15 A14 A13 A12 A1 A0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 1 1 1 1 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 1 1 1 1 1 0 0 0 1 0 0 0 0 0 1 0 0 0 1

35、 0 0 1 1 1 1 0 0 0 1 0 1 0 0 0 1 0 0 0 1 0 1 1 1 1 80000H 81FFFH 8KB 82000H 83FFFH 8KB 84000H 85FFFH 8KB 86000H 87FFFH 8KB 88000H 89FFFH 8KB 8A000H 8BFFFH 8KB R O M 区区 2764 (1) 2764 (2) R A M 区区 6264 （1） 6264 （2） 6264 （3） 6264 （4） Y0 Y2 Y4 C B AG2BG2AG1 Y1 Y3 Y5 存储器系统B A17 ，A18或操作后接G2A 。 4.4 4.4 存储器

36、系统设计存储器系统设计 CPU的低位地址线A12A0接每片2764，6264的地址线 A12A0，用于片内寻址； 地址总线连接 CPU其余高位地址线A19A14接入74LS138，其中A13，A14， A15接入74LS138译码器输入端A，B，C； A16接入74LS138的G2B端； M/IO取反后同A19通过与操作后接入74LS138的G1端； 存储器系统B 6264芯片的CS1如上述地址分配表所示连接； CS2接入+5V电源； OE与CPU的RD相连； WE与CPU的WR相连。 数据线的连接 4.4 4.4 存储器系统设计存储器系统设计 将存储器分别与系统数据总线D7D0相连，用于 8

37、088与存储器之间进行字节或字传送。 控制线的连接 其连接逻辑电路如下所示。 存储器系统B CE D7 OE D0 A0A12 CE D7 OE D0 A0A12 CS1 WE D7 OE CS2 D0 A0A12 CS1 WE D7 OE CS2 D0 A0A12 CS1 WE D7 OE CS2 D0 A0A12 CS1 WE D7 OE CS2 D0 A0A12 D7D0 A12A0A12A0 G1 Y0 G2A Y1 G2B Y2 C Y3 B Y4 A Y5 与与 A13 A14 A15 A16 A18 A19 M/IO RD WR +5V A17 或或 存储器系统B M/IO A19 A18 A17 A16 A15 A14 A13 A12 A1 A0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 1 1 1 1 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 1 1 1 1 1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 1