一种低功耗全MOS基准电压源的设计

1、一种低功耗全MOS基准电压源的设计摘 要随着电子产品的更新和互联网的发展，集成电路的功耗逐渐成为制约电子产品小型化和长续航的瓶颈问题。为了适应集成电路低功耗的趋势，越来越多基准电压源的研究和设计进入了纳瓦水平。但是，传统的基准电压源电路中，电阻往往是不可缺少的，低成本的要求使得集成电路的数字化程度逐渐加深，因此研究设计结构简单，占用面积小，可使用标准数字 CMOS 技术实现的低功耗基准电压源具有重要的意义。本文设计的低功耗基准电压源基于MOSFET亚阈值区的特性，MOSFET阈值电压作为重点分析和考虑的因素。从物理结构分析了亚阈值区MOSFET的原理及特点，讨论了影响MOS管阈值电压大小的因素

2、，分析了亚阈值管的部分电流电压特性。文中详细的对基准电压源整体电路结构及其工作原理作了简单介绍，并给出了各个主要子模块电路的设计。本设计基于SMIC 0.18um CMOS工艺，首先设计了一种全MOSFET结构的低功耗基准电压源，性能基本达到指标要求，利用Cadence Spectre完成电路仿真并完成版图设计。本文设计的低功耗基准电压源的优势以及创新之处在于：实现了低的电路功耗，在1.8V电源电压下，输出电压为470mV时，电路的总功耗约为111nW，电源抑制比达到-30db以上，温度系数为92.8ppm/，最终设计达到了预期的设计目标。版图设计部分对每一个模块都进行了优化，整体采用三层金属

3、线连接，减少了对工艺的需求。利用Calibre软件完成了电路DRC验证与LVS验证，最终完成可流片的版图，总面积为210um*140um，实现了无电阻，无双极型晶体管的全MOS结构，占用面积小，与数字CMOS工艺兼容，节省生产制造成本。关键词：低功耗，全MOS结构，基准电压源39Design of Low Power Consumption All MOS Reference Voltage SourceAbstractWith the updating of electronic products and the progress of the Internet, the power con

4、sumption of integrated circuits has gradually become a bottleneck restricting the miniaturization and long-term sustainability of electronic products. In order to adapt to the trend of ultra-low power consumption of integrated circuits, more and more research and design of reference voltage sources

5、have entered the Nava level. However, in the traditional voltage reference circuit, resistance is often indispensable. The requirement of low cost makes the digitization of integrated circuits deepen gradually. Therefore, the research and design of ultra-low power reference voltage source with simpl

6、e structure and small occupancy area can be realized by using standard digital CMOS technology.The ultra-low power reference voltage source designed in this paper is based on the characteristics of the sub-threshold region of MOSFET. The threshold voltage of MOSFET is the key factor for analysis and

7、 consideration. The principle and characteristics of the sub-threshold MOSFET are analyzed from the physical structure. The factors affecting the threshold voltage of the MOSFET are discussed. The partial current and voltage characteristics of the sub-threshold MOSFET are analyzed. In this paper, th

8、e overall circuit structure and working principle of the reference voltage source are introduced in detail, and the design of each main sub-module circuit is given.Based on SMIC 0.18um CMOS technology, an ultra-low power reference voltage source with all-MOSFET structure is designed. Its performance

9、 basically meets the requirements. The circuit simulation and layout design are completed by Cadence Spectre. The advantages and innovations of the ultra-low power reference voltage source designed in this paper lie in the realization of ultra-low circuit power consumption. When the output voltage i

10、s 470mV at 1.8V supply voltage, the total power consumption of the circuit is about 111nW, the power supply rejection ratio is above - 30db, and the temperature coefficient is 92.8ppm/. Finally, the design achieves the expected design goal. In the layout design part, each module is optimized, and on

11、ly two layers of metal wires are used to connect the whole module, which reduces the demand for process. The DRC verification and LVS verification of the circuit are completed by Calibre software. Finally, the layout of the flow sheet is completed. The total area is 210 um*140 um. The all-MOS struct

12、ure without resistor and bipolar transistor is realized. The occupied area is small. It is compatible with the digital CMOS process and saves the cost of production and manufacture.Key words:ultra-low consumption, All-MOS,Voltage reference大连东软信息学院毕业设计（论文） 目录目录摘 要IABSTRACTII第1章绪 论61.1 背景与意义61.2 研究历史及

13、现状61.3 研究内容与方法7第2章关键技术介绍82.1 全MOSFET结构82.2 电压模基准82.3 拓扑结构92.4 全定制设计102.5 CMOS基准源主要性能指标102.5.1 温度系数（Temperature Coefficient，TC）102.5.2 电源抑制比（Power Supply Rejection Ratio，PSRR）102.5.3 功耗（Power Consumption）10第3章电路模块设计123.1 一种结构新颖的纳安电流偏置电路设计123.2 CTAT电压产生电路设计143.3 PTAT电压补偿电路设计153.4 整体结构及基准输出17第4章电路仿真184

14、.1 整体电路功能仿真184.2 直流特性仿真194.3 基准输出电压的温度特性194.4 电源抑制比仿真204.5 基准源部分性能20第5章基准电压源的版图设计225.1 集成电路版图设计（LAYOUT）概述225.2 MOS管的匹配225.3 NMOS/PMOS晶体管的版图实现235.4 串联晶体管的版图实现245.5 并联晶体管的版图实现245.6 p18与p33的版图对比265.6低功耗全MOS基准电压源版图设计26第6章基准电压源的版图验证296.1 验证概述296.2 版图验证的项目296.2.1 设计规则检查（DRC）296.2.2 版图和电路图一致性比较（LVS）306.3基准

15、电压源的设计规则检查（DRC）316.4基准电压源的版图电路图对比检查（LVS）32第7章结 论34参考文献35致 谢36第1章绪 论近几年来，集成电路在当前电子科技领域不断发展，所具备的信息处理能力和运算速度随着技术的发展越来越高，然而随着运算速度和强度的增加，功耗也越来越大，而在集成电路设备的设计过程中，集成电路的设计及运用者只能从集成电路的性能和功耗中进行二选一或者折中选择，对于当前集成电路在纳米领域的发展产生了严重的制约，也影响了集成电路的超大规模集成发展。由于集成电路功耗降低方面的技术难题，阻碍了集成电路的继续发展，因此对该技术难题的破解是当前学术界共同研究和探讨的问题。本章首先介绍

16、了低功耗CMOS基准电压源的背景与意义；然后重点介绍低功耗CMOS基准电压源研究历史及现状和研究内容与方法。1.1 背景与意义随着CMOS半导体工艺制造技术的提高，面积和速度已不再是现在半导体集成电路设计中需要考虑的唯一目标，耗逐渐成为制约集成电路发展的重要问题。尤其随着物联网和可穿戴电子产品市场的发展，低功耗集成电路设计面临严峻的考验。为了适应集成电路低功耗的趋势，越来越多基准电压源的研究和设计进入了纳瓦水平；在传统的基准电压源电路中，电阻常常是决定其性能的关键，并且电路中通过的电流值越小则所需电阻值越大，相应的占用面积也会越大，这就很大程度上限制了传统结构在下一代低功耗基准电路中的应用。以

17、美国，日本等为代表的一些国家和地区针对低功耗基准源的研究起步较早，在高水平的国际期刊和学术会议上有较多的高水平论文发表。从生产测试结果来看，不少基于亚阈值的低功耗基准电压源已经达到了比较好的性能，有些基准电路已经应用于传感器等低功耗电路并且也取得了很好的效果。国内针对低功耗基准源的研究起步相对较晚，并且与国外研究水平相比尚有一定的差距。因此研究如何大幅度降低集成电路的功耗有很重要的意义以及较好的应用前景。1.2 研究历史及现状基准电路的研究已经有几十年的历史，G.Tzanateas等人早在1979年就使用处于弱反型区的亚阈值区MOSFET设计了一种电源电压为3.5V时，电路总功耗仅为10uW的

18、电压基准源电路。，虽然电源抑制比不高，温度范围也较窄，但此电路为亚阈值基准电压源的研究和设计奠定了理论基础。为了实现基准电压源电路低功耗，比较常见的方法大致有三种：降低电源电压，减小支路电流，减小静态功耗（如开关电容型等）。本文的低功耗基准电压源基于MOSFET亚阈值区的特性，通过将支路电流降低至纳安级别来达到低低功耗的目的。相较于强反型的MOS管，亚阈值管确有其劣势，但在纳安电流的低功耗集成电路中有着明显的优势。采用工作于亚阈值区MOSFET（简称亚阈值区MOSFET）的低功耗基准电路中，偏置电流的大小一般由两个亚阈值管栅源电压之差来决定。当前高性能的低功耗电压源，具有较小的温漂，但是因为电

19、路中采用了电阻，使得电路占用面积很大。在纳安电流的偏置电路中，若使用电阻来产生偏置电流则需要很大的电阻值。可以想象，如果功耗降至纳瓦级，电阻值将会至兆欧级别。虽然电路的输出特性较好，但却是以牺牲面积为代价的，这是不利于芯片的小型化的。1.3 研究内容与方法本文主要改进基准电压源功耗，设计采用在理论研究和分析的基础上，基于0.18um标准CMOS工艺，首先设计了一种全MOS结构的低功耗基准电压源，使其性能基本达到指标要求。从理论和仿真两方面分析了影响基准输出特性的因素，并设计了改进型的低功耗基准电压源电路，利用Cadence Spectre软件在1.8V电压下完成电路仿真并完成版图设计。最终预期

20、成果使电路的总功耗约为120nW左右， PSRR达到了30dB以上，实现了无电阻，全Mos结构，占用面积小；工艺简单，节省生产制造成本第2章关键技术介绍随着CMOS技术的发展，MOS器件的尺寸越来越小，集成度越来越高。但随着运行速度和强度的提高，对功率的消耗也越来越大。在集成电路设备的设计过程中，集成电路的设计人员和用户只能从集成电路的性能和功耗中选择一个，因此低功耗逐渐成为集成电路发展的重大趋势本章首先分析了低功耗全MOS基准电压源的基本结构，然后介绍了它的基本原理。在此基础上，分析了基准电压源的几个关键技术，最后是本设计基本性能参数。2.1 全MOS结构本文设计的低功耗全MOS基准电压源主

21、要目的是将控制电路总功耗控制在120nw范围之内。一般来说，降低功耗的方法是降低电源电压和支路电流。分析表明，亚阈值区的MOS管处于弱反型态时，通过沟道的电流可以是很小的值；当源极和漏极电流处于纳安培级时，亚阈值晶体管具有与双极晶体管相似的电流和电压特性。另外，亚阈值管的尺寸比在强反型状态下工作的MOS管大，可以在一定程度上减少MOS管的失配以及闪烁噪声对输出值的影响。因此，本文提出的纳瓦功率基准电压源是利用一个工作在弱反型状态的亚阈值区MOS管来实现的。本文基准源的另一个目标是减小电路面积。传统基准源的偏置电路中电阻的使用使得芯片面积变小很困难，因此本文尝试使用强反型状态下的深线性区管来代替

22、电阻从而减小面积。然而将MOS管以二极管的形式直接连接到电路上会大大降低电路的可控性。所以偏压电路中深线性晶体管的栅电压控制是本文电路设计的重点。2.2 电压模基准传统的电压基准源电路中，按照基准电压的输出形式可以分为电流模和电压模两种。电流模基准电压Vref1的输出如公式（2-1）所示，其原理是：产生两路电流和，两支路电流之I1和I2流过输出端电阻R，得到所期望的基准输出电压量。电流模基准源要求(I1+I2)的温度特性与电阻R的温度特性相同，以实现输出基准的温度无关性。很显然，要保证这种相同的温度特性，产生电流I1和I2的支路中也必须要包含相应温度特性的电阻。电压模基准电压的输出Vref2如

23、公式（2-2）所示，电路中分别产生与温度正相关的电压VPTAT和与温度呈负相关的电压VCTAT，二者以一定的比例相加输出与几乎温度无关的电压。Vref1=R(I1+I2) (2-1)Vref2=VPTAT+VCTAT (2-2)为了实现纳瓦级的低功耗，本文将电路的支路电流控制在了10nA20nA之间，显然本文电路设计中，并不适合采用电阻。以电源电压1.2V，支路电流为10nA为例，偏置电路中所需的电阻要100M以上，这将会在版图中占据超级大的面积。虽然二极管形式连接的MOSFET具有与电阻类似的特性，但由于典型的电流模基准源电路中，产生PTAT电流和CTAT电流的电路中，对电阻的可控性要求比较

24、高，显然二极管连接的MOSFE替代电阻并不能满足这个要求。虽然近年来有学者使用全MOS结构利用PTAT电流与CTAT电流叠加设计出纳瓦级别的基准电流源电路，但两种温度相关性的电流是利用电子和空穴迁移率温度特性的差异产生的，产生的电流值很小（5nA），很难满足本文的要求。由此看来，本文所需设计的低功耗基准电压源电路并很难使用电流模模型来实现。利用二极管连接的亚阈值区MOSFET可以产生CTAT电压，利用全亚阈值区MOSFET的Self-cascode（自共源共栅）结构或类差分结构可产生PTAT电压，本文设计采用电压模形式易于实现。2.3 拓扑结构本文设计的全MOSFET型低功耗基准电压源的拓扑结

25、构如图2.1所示，包括启动电路（Startup）、纳安电流偏置电路（Ibias generator）、CTAT电压产生电路以及多个CTAT电压产生电路。基准输出表达式可表示为公式（2-3），其中VPTAT1,VPTAT2VPTATn分别表示各PTAT补偿电压。图2.1 低功耗基准电压源总体构架Vref=VCTAT+VCTAT1+VCTAT2+VCTATn （2-3）2.4 全定制设计定制集成电路是按用户需要而专门设计制作的集成电路。简称ASIC。大量生产并标准化的通用集成电路一般不能满足全部用户的需要，研制新的电子系统常需各种具有特殊功能或特殊技术指标的集成电路。定制集成电路是解决这个问题的重

26、要途径之一，是集成电路发展的一个重要方面。按照预期功能和技术指标而专门设计制成的集成电路。全部制造过程包括电路的逻辑设计、电路设计、掩模版设计制造、芯片工艺加工、组装外壳、功能和参数测试等工序。这种集成电路制造周期长、成本高，主要是靠人工设计，制成后不易修改。但是性能比较理想，芯片面积小，片上集成度可以做得很高，并且适合于过渡到大量生产。本文采用全定制设计方法，设计低功耗全MOS基准电压源，进行版图验证。2.5 CMOS基准源主要性能指标2.5.1 温度系数温度系数又称作温漂，其计算公式如（2-4）所示。TC=VMAX-VMINVref（TMAX-TMIN）*106（2-4）公式（2-4）中，

27、Vref表示输出电压基准期望值，VMAX和VMIN分别表示所测温度范围内基准电路输出电压的最高值和最低值，TMAX和TMIN分别表示测试温度的最高值和最低值。由公式（2-4）可以看出，温度系数表示的是基准电压随温度变化偏移程度的大小，TC值越小，则表明基准电压随温度变化的偏移量越小，也可以说温度变化对输出基准电压的影响越小。通常温度系数单位为ppm/，1 ppm/表示当环境温度变化1时基准输出电压值的偏移量占期望基准电压值的1/106。2.5.2 电源抑制比电源抑制比（PSRR）表征了基准源电路抑制电源电压交流变化的能力。某一频率下的PSRR越大，电路抑制该频率下电源交流变化的能力越强。对于本

28、文所研究的基准电压源电路，电源抑制比（PSRR）是指当电源电压在一定频率变化时，输出参考电压与电源电压的比值。电源抑制比（PSRR）通常用db表示，其计算公式如（2-5）所示。PSRR=20log(VoutVDD)（2-5）2.5.3 功耗电路的功耗是衡量电路耗能的速度的快慢，便携式电子产品对于长期需求使功耗成为重要考虑因素。 在基准源电路中，电路的功耗通常是电源电压乘以支路电流之和。 功耗单位为瓦（W），对于具有低功耗的电路来说，电路的功耗通常在微瓦（uW）或纳瓦（nW）的水平。第3章电路模块设计低功耗全MOS基准电压源的基本结构以及工作原理在上一章已经作了简要的分析，低功耗全MOS基准电压

29、源的几种关键性能也重点的讨论了，在本章基准电压源电路中设计了一种结构新颖的纳瓦偏置电流产生电路，并改进设计PTAT电压补偿模块，大大减小了体效应对阈值电压的影响。本章电路中未采用电阻，仍是属于全MOSFET型的基准电压源。基于0.18um标准CMOS工艺仿真，本章电路基准输出约为470mV，基准输出均表现出了较好的温度无关性，Cadence Spectre仿真电源抑制比达到了-31dB，总功耗约为110nW。本章先介绍各部分电路的结构然后再给出仿真结果。3.1 一种结构新颖的纳安电流偏置电路设计本文基准电压源面向低频电路，为了PSR性能的改善本章对纳安电流偏置电路的改进思路为：本文设计的基准电

30、压源应用于低频下，基准电路的电源抑制比跟输出端到电源端低频等效阻抗的相对大小有关。输出端到电源端的等效阻抗越大则说明基准电路的电源抑制比较高，反之说明电源抑制比较低。由此想到能否可以将栅压控制模块与偏置模块使用“纵向”的连接方式，以增加电路对电源噪声的抗干扰能力。由此想到可否能用一个亚阈值PMOSFET型的Self-Casecode结构来作为深线性区管的栅压控制部分。由此，设计了一种如图3.1所示的结构新颖的纳安电流偏置电路。图3.1 电流偏置电路如图3.1所示，M1M10以及MB均工作于亚阈值区，MA工作在强反型区且处于深线性区。本电路也采用M3M6的共源共栅结构来保证M1和M2漏极电压的相

31、等，M1和M2的尺寸成比例，在MA的源漏极产生正温度系数的电压量，二者尺寸比影响产生的偏置电流的大小；MA的栅压控制电路由M9，M10，M3，M4和MB组成，其中M9和M10为栅控电路提供偏置，M3和M4的尺寸比决定控制MA栅压的大小；MB尺寸与MA完全一致，以实现二者阈值电压的近似相等，它们的具体实现方式如图3.1所示。本偏置电流产生电路中MA的源漏电压公式如公式(3-1)所示。VDSMA=nkTqlnkm1km2(3-1)公式（3-1）中，km1和km2分别表示M1和M2的宽长比。图3.1偏置电流产生电路中，对于MA、MB和M3有以下关系如公式(3-2)所示。VGSMA-VthMA=VGS

32、MB-VthMB+(VGSM4-VGSM3)(3-2)公式（3-2）中，VGSMA、VGSMB、VGSM3和VGSM4分别表示MA、MB、M3和M4的栅源电压：VthMA和VthMB分别表示 MA和 MB的阈值电压值，由于VthMAVthMB。因此，可以得到式(3-3)关系。VGSMA-VGSMB=VGSMA-VGSM3(3-3)本偏置电流产生电路中流过MA的电流如式(3-4)所示。IMA=VDSMARMA=nkTq lnkM2KM1pCOXWLMA（VGMSA-VthMA）(3-4)公式（3-4）中，RMA为深线性管 MA的等效电阻值，p为空穴迁移率，WLMA为 MA的宽长比。将公式（3-1

33、）带入公式（3-4），得式(3-5)。IMA=nkTqpCOXWLMB(VGSMB-VthMB)lnkM2KM1+nkTqpCOXWLMA(VGSM4-VGSM3)lnkM2KM1=(nkTq)2pCOXWLMBln(IMApCOXWLMB)lnKM2KM1(3-5)+(nkTq)2pCOXWLMAlnKM2KM1ln(I4I3kM3kM4)公式（3-5）中kM3和kM4分别表示M3和M4的尺寸比，I3和I4分别表示流经M3和M4的亚阈值电流，在本电路中有I3=I4。图3.2 纳安电流偏置电路如图3.2所示纳安电流偏置电路在设计思想是尽量消去阈值电压项，以使产生的偏置电流具有较好的线性。在本章

34、中几个关键MOS管的尺寸如表3.1中所示。表3.1 偏置电流产生电路中关键MOS管尺寸W*L(um)W*L(um)M16*2M46*0.5M26*2MA6*0.3M36*0.5MB2.2*1.53.2 CTAT电压产生电路设计本章的基准电压源电路中，负温度系数电压也是由二极管连接形式的亚阈值区MOSFET产生，原理如图3.3所示，只是为了达到指标要求的560mV，本章选用的MOSFET尺寸有所不同。在0.18um标准CMOS工艺模型下使用Cadence Spectre仿真，-4085温度范围内。图3.3 利用亚阈值NMOSFET产生负温度系数电压3.3 PTAT电压补偿电路设计本章设计了采用全

35、亚阈值区MOSFET的类差分结构来产生正温度系数电压，结构如图3.4所示。M6M9为亚阈值区MOSFET，M8和M9的尺寸之比决定流过M6和M7的电流比例；M6和M7的长度相等且衬底电位相等，M6和M7的尺寸比例决定产生的正温度系数电压值的大小；Vin和Vout的差值为PTAT电压。图3.4 VPTAT补偿电路先说明M6和M7阈值电压之间的关系。若两MOSFET长度相等时，宽度大于3um，则阈值电压几乎与宽度无关。所以，这里先设定M6和M7的阈值电压相等，即VthM6=VthM7。假设M8和M9的尺寸比为k8：k9则流过M6和M7的电流之比为I6: I7=k8：k9.。流过 M6 和 M7 的

36、电流如式(3-6)和(3-7)所示。I6=npCOX（WL）6(KTq)2expqnkT(VgsM6-VthM6)(3-6)I7=npCOX（WL）7(KTq)2expqnkT(VgsM7-VthM7)(3-7)所以，类差分结构的输入与输出的电压差如式(3-8)所示。VOUT-Vin=VgsM6-VgsM7=VgsM6-VthM6-(VgsM7-VthM7)(3-8)将公式（3-6）和（3-7）带入（3-8），得公式(3-9)所示。Vout-Vin=nKTqln（I6I7k7k6）=nKTqln（k7k6k8k9）(3-9)公式(3-9)中，分别表示M6M9 的宽长比，可见图3.2的类差分结构

37、产生的电压差为正温度系数电压。其中可控项为k7k6k8k9， MOS管的尺寸比例容易控制。此外，在图3.4的类差分结构中，要产生一定值得PTAT电压，M8和M9尺寸存在一定比例的话可以使M6 和M7的尺寸比例不至于过大。经仿真，27时类差分结构产生的正温度系数电压约为70mV，显然也需要多个PTAT电压产生模块串接来实现补偿，原理如图3.5所示。图3.5 利用亚阈值类差分结构的VPTAT补偿电路由于各个Self-Casecode结构的串接，不断积累的体效应使得正温度系数电压补偿模块中各MOS管的阈值电压偏差越来越大，而类差分结构的PTAT电压产生电路中关键亚阈值区 MOS 管的阈值电压基本相等

38、。类差分结构中阈值电压有少许差异，这是由于 MOS 管宽度不同造成的，可忽略。本章设计的PTAT电压补偿模块在很大程度上减小了工艺偏差对输出结果的影响。3.4 整体结构及基准输出本章设计的全MOSFET型低功耗基准电压源的整体结构如图3.6所示，包括栅压控制电路、纳安偏置电流产生电路以及基准电压产生电路三个部分。其中，栅压控制电路也属于偏置电流产生电路的一部分，是为了提高产生的偏置电流的线性度。图3.6 低功耗全MOS基准电压源整体结构第4章电路仿真本章将对低功耗全MOS基准电压源电路进行仿真并对仿真结果进行分析，根据结果再重新对电路进行优化提升。根据工艺要求，采用SMIC公司的CMOS 0.

39、18um工艺模型，利用Candence Virtuoso集成电路仿真软件工具进行仿真与验证。4.1 整体电路功能仿真常见的仿真有Modelsim仿真、Virtuoso仿真以及Matlab仿真等。本章采用的是Cadence公司的Virtuoso仿真，适合全定制集成电路的设计，是复杂EDA设计的首选。基准电压源Virtuoso电路图如图4.1所示。图4.1 低功耗全MOS基准电压源整体电路图在低功耗全MOS基准电压源的设计调试电路参数的过程中，通过手工分析的电路器件参数不够用来判断影响电路性能的主要条件，对电路作精细调整时需要使用自动仿真代替人工进行仿真。目前科学技术的高速发展和超级计算机的产生使

40、半导体器件模型的建立变得更加复杂、精确，电路仿真的结果更加接近实际情况，这种计算机仿真从很大程度上节省了产品设计时间和精力。首先添加电源信号，选择要仿真的时间、温度等条件进行仿真，如图4.2所示，Tran仿真用于分析电路瞬态工作特性，DC仿真用于分析电路直流工作点；AC仿真用于分析电路的小信号交流特性。图4.2 仿真条件4.2 直流特性仿真本章电路基直流特性仿真于0.18um标准CMOS工艺模型，利用Cadence Spectre在1.8V电压下进行电路仿真，直流特性仿真曲线如图4.3所示。图4.3 直流特性仿真曲线由图4.3的仿真结果可以看出：在0-3ms下进行仿真，基准电压源的输出趋于平稳

41、，电源电压直流量为471mv，低功耗基准电压源的正常工作范围内。4.3 基准输出电压的温度特性低功耗全MOS基准电压源输出电压与温度T的关系曲线如图4.4所示。曲线仿真的温度范围取-40,85。 图4.4 温度特性仿真曲线由图4.4仿真曲线可以看出，温度从-40变化到85，本基准电压源的输出值最小约476.94mV 最大约465.34mV，总的变化量约为11.6mV，计算求得此工艺角下对应的温度系数约为92.8ppm/。4.4 电源抑制比仿真仿真条件：AVDD=1.8V，VOUT=471mV，结果如图4.5所示。约为-26.9dB。根据计算可得，PSRR=20log(VoutVDD)=-26.

42、9dB，基本满足设计要求。图4.5 电源抑制比仿真4.5 基准源部分性能本章对种低功耗全MOS基准源电路进行模块分析：设计了一种结构新颖的纳安电流偏置电路，低频PSR达到预期目标，改进了PTAT电压补偿模块的电路结构，使得PTAT电压几乎不受阈值电压变化的影响。表4.1列出电路的部分性能。可见低功耗全MOS基准电压源在电源电压变化范围、总功耗、电源抑制比、温度系数等方面都达到预期目标。表4.1 基准源部分性能参数基准电压源性能电源电压1.8V输出电压471mv总功耗约111nW电源抑制比-31dB温度系数92.8ppm/第5章基准电压源的版图设计IC电路设计和制造的纽带是版图，其目的是把电路中

43、所有器件和其相互连接的关系转换成为掩模图形数据模板，并用于各个工艺制造流程当中。IC电路的物理实现也是它。整个IC电路设计的关键就是版图设计，芯片性能和功能都直接受它的影响。模拟电路的版图在设计时，是利用相应的版图技术使器件之间的噪声、串扰、失配等效应消失或减弱。本章版图设计是利用Cadence公司的Virtuoso软件完成整体版图设计。 5.1 集成电路版图设计（LAYOUT）概述集成电路版图定义为制造IC时所用的掩模上的几何图形。将确定好参数的电路图通过版图设计转化成制造IC所需要的几何图形，整个IC设计过程的重要一环就是版图设计。集成电路版图的设计可以划分为四个子步骤：划分、布图规划和布

44、局、布线、压缩。版图设计的设计方法通常有三种：半定制设计、全定制设计和手工设计。手工设计虽然周期长、效率低，但是芯片的面积可以充分被利用，电路性能的要求更好。所以一般手工设计的方法被用到模拟电路的版图中。版图被完成之后一定要对相应的版图再进行验证。集成电路版图的验证包括以下三个方面：设计规则检查(DRC)、原理图与版图对照检查(LVS)以及版图参数提取(LPE)。版图最终能不能进行流片要看在LPE验证后得到版图网表是带有寄生参数的，然后对此网表进行仿真。看仿真是否达到指标，达到指标就会生成GDS-II或CIF文件，然后交付到工厂生产。若是指标没有达到，版图或电路就要重新设计。在制造工艺中为了保

45、证各步出现偏差的情况下仍能够正确制造晶体管与各种连接，一定的规则版图设计也需要遵循。有元件的最小宽度，同一层的相邻部件之间的最小间距，不同层有交叠的部件之间最小的交叠面积和最小的超出长度等设计规则。5.2 MOS管的匹配由于本文是一种全MOS结构，因此MOS管匹配非常重要。在模拟集成电路的设计中，某些MOS管的匹配直接影响器件的性能和精度。例如，在本文设计的全MOS基准电压源的正温度系数电压产生电路中，正温度系数的电压是由两个亚阈值区的MOS管尺寸比决定的。虽然器件的随机失配是不可避免的，如氧化层厚度偏差小、布局中几何图形尺寸偏差小、有源区掺杂浓度波动小等。但是，通过改善MOS晶体管的匹配，可

46、以大大降低随机失配对器件性能和精度的影响。在布局设计中，一般的匹配方法有以下三种。1、选择相同的尺寸和几何图形对于具有不同宽度和沟道长度的MOS管，难以实现高匹配。即使对于匹配要求低的MOS管，也需要相同的沟道长度。 MOS管的沟道长度始终需要相同的原因是，在第三章的分析中，MOS管的沟道长度与器件的次级效应直接相关，影响很大。以本电路为例，除了特殊功能MOS管外，其他亚阈值MOS管的沟道长度几乎都选择为3um。 对于具有不同宽度的MOS管，MOS管可以多次打折，以确保相同的通道长度。2、器件的放置方向尽可能相同硅本质上是各向异性的，并且硅的结构和性能在不同的放置位置上都不同。 另外，在具有不

47、同放置方向的器件中，载流子的移动方向不同，载流子迁移率可能受到应力和倾斜的影响。3、器件应该尽可能紧凑摆放器件之间的空隙越大，匹配性越差。 具有较高匹配要求的器件必须彼此靠近放置。 另外，如果两个器件相距很远，则环境特性（例如它们周围的温度）可能不同，导致载流子迁移率会有所差异。5.3 NMOS/PMOS晶体管的版图实现NMOS/PMOS晶体管是版图设计中最基础的元件，用NMOS/PMOS晶体管可以组成各种规模和功能不同的复杂器件。形成一个基本的MOS晶体管所需要的基本工艺层叠加后得到的版图如图5.1所示。漏区与源区的距离L称为沟道长度，漏区与源区的宽度W称为沟道宽度。它们的宽长比（W/L）是

48、集成电路版图设计考虑的最重要的参数。图5.1 MOS晶体管所需要的基本工艺层对NMOS晶体管和PMOS晶体管来说，两者的区别在于源区和漏区极性不一样，如图5.2所示。图5.2 NMOS和PMOS的对比5.4 串联晶体管的版图实现在本电路的版图设计中，有许多晶体管是串联的；晶体管的串联也是有很多技巧的，多个控制逻辑需要同时使能才能控制输出结果的电路结构，比如与门逻辑（AND），这样的电路结构需要在版图设计中实现晶体管串联，MOS晶体管串联组合如图5.3所示。图5.3 逻辑与门（AND）的MOS晶体管电路在版图实现时，MOS器件可以共用图形区域，即两栅极间的有源区（N+和P+），这样可以节省版图面

49、积和降低寄生电容。与门版图实现如图5.4所示。图5.4 与门（AND）版图5.5 并联晶体管的版图实现同样的并联晶体管在版图设计中的实现也是有技巧的。多个控制逻辑信号只需其中一个控制逻辑信号有效使能就可以控制输出结果的电路结构，比如或逻辑OR，这样的电路结构需要在版图设计中实现晶体管并联，MOS晶体管并联组合电路如图5.5所示。图5.5 逻辑或门（OR）的MOS晶体管电路信号A和B分别加在两个MOS晶体管的栅极上，但是只需要两个信号中任何一个信号有效就能改变输出结果。并联的MOS晶体管可以分别进行版图的设计，再通过金属层将两个MOS管的漏/源区都连到电路图所对应的节点x和y之间，如图5.6所示

50、。图5.6或门（OR）版图芯片的面积直接关系到成本的问题，芯片的最小面积越小，成本就会越低，从而获利也会越多，所以设计者都想节省出尽可能多的空间，一般来说，尽可能让版图紧凑在一起，但是应该满足工艺的最小尺寸规则。但只要有相同的端点，任何两个相邻的MOS管都可以采用源漏共用的技术。在这种情况下，多晶硅也可以作为连线来使用，如多晶硅条。设计者可以将MOS管的栅条延伸出器件的有源区，然后用多晶硅来进行连线，如图5.7所示。图5.7 源漏共用的PMOS管5.6 p18与p33的版图对比本文设计的低功耗全MOS基准电压源是基于SMIC 0.18工艺，使用的是n18、p18和p33高压管，p33与p18不

51、同的是，高压管上覆盖了一层称为Dual Gate的一层厚氧化层，下面用1.8V的PMOS器件与3.3V高压PMOS进行对比。如图5.8所示。图5.8 p33与p18版图对比图5.7 低功耗全MOS基准电压源版图设计低功耗全MOS基准电压源版图包含26个PMOS管，24个NMOS管，在对运算放大器版图进行设计时，为了尽可能多的缩小版图面积，对能够源漏共用的CMOS管进行了源漏共用，并且对线宽比较大的CMOS管进行了打折处理。图5.9 低功耗全MOS基准电压源版图依照版图设计规则，对第三章设计的低功耗全 MOS基准电压源进行了版图设计，其总体结构如图5.9所示。此基准电压源版图长约210um宽约1

52、40um，总面积仅为 0.0294mm。图5.10 低功耗全MOS基准电压源版图的各个模块各个模块版图如图5.10所示。从左到右依次为偏执电流产生电路、CTAT电压产生电路、PTAT电压产生模块；整个版图面积为由将近600个器件互联而成，信号线间大多平行，减小耦合效应；整体栅极走向为垂直方向与输出电流方向一致，避免环流问题。优化布局之后共使用金属三层。第6章基准电压源的版图验证集成电路版图的验证包括以下三个方面：设计规则检查(DRC)、原理图与版图对照检查(LVS)以及版图电学规则检查(ERC)。本文的版图设计运用到的EDA工具为Calibre。Menter公司的Calibre是业界内唯一完整

53、的实体验证与次波长解决方案，Calibre实体物理验证套装工具，包括Calibre DRC与Calibre LVS在内，它们可以确保电路设计遵守代工制造规格要求，元件功能也符合原设计规格。本章对低功耗全MOS基准电压源的版图设计进行验证，首先进行设计规则检查(DRC)，其次进行原理图与版图对照检查(LVS)，两项检查分别通过验证。6.1 验证概述版图验证是集成电路制作阶段的一个重要步骤，将绘制的版图在正确的EDA工具中进行不同环境的验证过程，比如是否符合版图工艺设计规则；所画版图和电路图的连接是否匹配；版图存不存在短路、断路或悬空的节点；运用Cadence公司Virtuoso软件的功能，对版图

54、设计进行功效和全面的验证。通过版图验证成功后，一次流片成功率将会得到大大提高。6.2 版图验证的项目版图验证项目包括五项：(1)DRC(Design Rule Check)设计规则检查；(2)LVS(Layout Versus Schemati)版图和电路图一致性比较；(3)ERC(Electrical Rule Check)电学规则检查；(4)LPE(Layout Parameter Extruction)版图寄生参数提取；(5)PRE(Parasitic Resistance Extruction)。其中，DRC和LVS是必做的验证，其余为可选项目。一般来说，凡做过DRC和LVS验证的版图

55、，基本上可以流片成功。6.2.1 设计规则检查（DRC）做版图设计，在画版图之前，都会研究确定该芯片所采用的工艺，然后会拿到一份工艺厂商提供的设计规则，设计规则中提供了工艺所需要的各个版图层次的最小宽度、最小间距及各个层次之间相互重叠、包围的最小尺寸。本设计采用的是SMIC 0.18um工艺，设计规则如表6.1所示。设计规则保证了芯片的可制造性，保证了版图中所画的图形在该工艺中都是可实现的，同时也可以保证较高的成品率以提高产品的利润。因此在版图绘制完成后，首先要使用设计验证软件进行DRC检查。表6.1 SMIC 0.18um工艺中常用的设计规则规则编号规则内容描述最小尺寸（um）DNW.1深N

56、阱DNW需要被N阱NW所包裹注意事项DNW.2DNW层不允许做为电阻使用 注意事项DNW.3DNW层边界与NW层边界1.50DNW.4两个DNW层之间的距离2.00DNW.5DNW层最小宽度3.00NW.1N阱NW层最小宽度0.86NW.2等电位不同NW层之间最小距离0.60NW.3不同电位不同NW层之间最小距离1.40AA.1有源区AA层互连时最小宽度0.22AA.2有源区AA层定义NMOS/PMOS时最小宽度0.22AA.3有源区AA层距离NW边界的距离0.12GT.1栅极GT层最小宽度0.18GT.2不同栅极GT层最小间距0.25GT.3栅极GT层距离有源区AA边界距离0.32M1.1金属M1层最小宽度0.23M1.2金属M1层之间最小间距0.23M1.3最小金属M1层面积0.20um26.2.2 版图和电路图一致性比较（LVS）电路图是做过仿真分析，能够保证功能及性能的正确，但最终是要用画的版图去做版、流片的。因此只有保证版图中的器件类型、尺寸及连接关系与电路图是完全一致的，用版图做出来的芯片才能够保证有与电路图一样的功能及性能。因此，在版图的DRC检查之后，要进行LVS检查来保证版图与电路的一致性。LV