十进制计数器设计精编版.doc

1、十进制计数器设计一、实验目的 ：熟悉 Quartus II 的 Verilog 文本设计流程全过程，学习十进制计数器的设计、仿真，掌握计数器的工作原理。二、实验原理：计数器属于时序电路的范畴，其应用十分普遍。该程序设计是要实现带有异步复位、同步计数使能和可预置型的十进制计数器。该计数器具有5 个输入端口（CLK 、RST、 EN、 LOAD 、 DATA ）。 CLK 输入时钟信号；RST 起异步复位作用，RST=0 ，复位；EN 是时钟使能， EN=1 ，允许加载或计数；LOAD 是数据加载控制，LOAD=0 ，向内部寄存器加载数据； DATA 是 4 位并行加载的数据。有两个输出端口（DO

2、UT 和 COUT ）。 DOUT的位宽为 4，输出计数值，从 0 到 9； COUT 是输出进位标志，位宽为 1，每当 DOUT 为 9 时输出一个高电平脉冲。 RST 在任意时刻有效时，如 CLK 非上升沿时，计数也能即刻清 0；当 EN=1 ，且在时钟 CLK 的上升沿时刻 LOAD=0 ，4 位输入数据 DA TA 被加载，但如果此时时钟没有上升沿，尽管出现了加载信号 LOAD=0, 依然未出现加载情况；当EN=1,RST=1,LOAD=1时，计数正常进行，在计数数据等于9 时进行输出高电平。三、实验任务： 在 Quartus II 上将设计好的程序进行编辑、编译、综合、适配、仿真，从

3、时序仿真图中学习计数器工作原理， 了解计数器的运行情况及时钟输入至计数器数据输出的延时情况。四、实验步骤：（一）、建立工作库文件和编辑设计文件任何一项设计都是一项Project（工程），而把一个工程下的所有文件放在一个文件夹内是一个非常好的习惯，以便于我们整理，利用和提取不同工程下的文件，而此文件夹将被 EDA 软件默认为 Work Library （工作库），所以第一步先根据自己的习惯，建立个新的文件夹。（ 1）新建文件夹：在盘建立并保存工程，将文件夹取名Jishuqi。（ 2 ）输入源程序：打开Quartus II ，选择菜单FileNewDesign FilesVerilogHDLFil

4、eOK( 如图 1 所示 )。图 1在空白处工作框处输入任务要求中的代码，代码如下：module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA);input CLK, EN, RST,LOAD;1input 3:0 DATA;output 3:0 DOUT;output COUT;reg 3:0 Q1;reg COUT;assign DOUT = Q1;always (posedge CLK or negedge RST)beginif(!RST) Q1 = 0;else if(EN)beginif(!LOAD) Q1 = DATA;else if(Q19) Q1

5、 = Q1+1;else Q1 End Time 在 Time 栏中输入 50，单位选择 “ us，”点击确定并保存波形文件，如图 10 所示。图 106（3）点击 EditInsertInsert Node or BusNode FinderListOK ，如图 11 所示。图 11（4）编辑输入波形：首先进行时钟窗口设置：点击左边的输入 CLK 的周期为2.56us， 50%的占空比，如图12 所示，设置EN、 RST 与 LOAD ，将它们设置为高电平。图 12接着进行总线数据格式设置和参数设置：点击输入数据信号DA TA 的左边的 +号，能展开此7总线中的所有信号；如果双击此 +号左边

6、的信号标记，将弹出对该信号数据格式设置的NodeProperties 对话框，在该对话框的Radix 下拉列表中有四种选择，这里选择十进制表达方式。其次输入波形数据：由于DATA 是 4 位待加载的输入数据，需要设置输入数据。用鼠标在所示信号名DATA的某一数据区拖拉出来一块蓝色区域，然后单击左侧工具栏的按钮，在弹出窗口输入数据如 1，继而在不同区域设置不同数据。这里为方便观察，输入的数据依次是 1， 5， 7， 9， 4，如图 13 所示。图 13（5）仿真仿真器参数仿真：选择 Assignment Settings 命令，在 Settings 窗口下选择 Category Simulato

7、r Settings 。在右侧的 Simulation mode 下拉列表中选择 Timing ，即选择时序仿真， 并选择仿真激励文件名 CNT10.vwf 。选择 Simulation Period 栏，确认选中了 “Run simulation untilall vector stimuli are used，如图 14”所示。图 14启动仿真器： ProcessingStart Simulation ，直至出现Simulation was successful ，仿真结束，8然后会自动弹出“Simulation Report ”，点击输出信号“DOUT ”旁边的 “+，”展开总线中的所有信号，可以便于我们观察和分析波形，如图15 所示。图 15（四）应用RTL 电路图观察器ToolsNetlist ViewersRTL Viewer ，结果如图16 所示。图 16五、实验心得通过几周的学习，