11_4数字系统设计开发实例

1、n 应用 数字信号处理和数字通信 n 地位 影响系统的运行速度 n 实现 l 级联加法器 l 并行加法器 l 超前进位加法器 l 流水线加法器 11.6.1 线性分组编译码器 l 结构 由1位全加器级连 l 优点 结构简单 l 缺点 延时太长 1位 全加器 a0 b0 sum0 cin 1位 全加器 a0 b0 sum0 cin1 1位 全加器 a0 b0 sum0 cin7cout 【例11.9】11阶FIR数字滤波器 module add_jl( sum, cout, a, b, cin ); output7:0 sum; output cout; input7:0 a, b; input

2、 cin; full_add1 f0( a0, b0, cin, sum0, cin1 ); full_add1 f1( a1, b1, cin1, sum1, cin2 ); full_add1 f2( a2, b2, cin2, sum2, cin3 ); full_add1 f3( a3, b3, cin3, sum3, cin4 ); full_add1 f4( a4, b4, cin4, sum4, cin5 ); full_add1 f5( a5, b5, cin5, sum5, cin6 ); full_add1 f6( a6, b6, cin6, sum6, cin7 ); f

3、ull_add1 f7( a7, b7, cin7, sum7, cout ); endmodule 1位全加器门级结构原理图 a b sum cout c s1 m1 m2 m3 循环冗余校验码CRC（Cyclic Redundancy Checksum）是常用的信道编码，广泛应用于帧 校验。 l 编码结构 待传送的信息码为( mk-1, mk-2, , m1, m0 ) 01 21 21 )(mxmxmxmxM kk kk k位信息码元，r位校验码元，(n，k)码 M(x)：k位信息码元r(x)：n-k位校验码元 C(x)：n位 l 编码步骤 发送端 n M(x) 左移n-k位，得 ； n

4、 除以生成多项式 g(x)，得余式 r(x)； n )(xMx kn )()()(xrxMxxC kn l 验错方法 接收端 n R(x)除以 g(x)，得余式 S(x)； n S(x) = 0，则无错码 1)( 357 xxxxxM 110011)( 34 xxxg ) 1()( 3574 xxxxxxMx kn 001010101100 10101011 1)( )( 34 457911 xx xxxxx xg xMx kn 11001 1101 11000101 11001 001010101100 011010101111 1)( 23457911 xxxxxxxxC l 国际通行CR

5、C码生成多项式 n CRC-ITU-T n CRC-16 n CRC-32 用于Point-to-Point通信 1 51216 xxx 1 21516 xxx 11121622232632 xxxxxxx 1 2457810 xxxxxxx 【例11.15】CRC-ITU-T编码 module correlator( out, a, b, clk ); output4:0 out; input15:0 a, b; input clk; wire2:0 sum1, sum2, sum3, sum4; / 每4位相关位数 wire3:0 temp1, temp2; / 每8位相关位数 detec

6、t u1( sum1, a3:0, b3:0, clk ), / 调用4位相关器 u2( sum2, a7:4, b7:4, clk ), u3( sum3, a11:8, b11:8, clk ), u4( sum4, a15:12, b15:12, clk ); add3 u5 (temp1, sum1, sum2, clk ), / 调用3位加法器 u6( temp2, sum3, sum4, clk ); add4 u7( out, temp1, temp2, clk ); / 调用4位加法器 endmodule /* 4位数字相关器 */ module detect( sum, a,

7、 b, clk ); output2:0 sum; input clk; input3:0 a, b; reg2:0 sum; wire3:0 ab; assign ab = a b; always ( posedge clk ) begin case( ab ) 4d0: sum = 4; 4d1, 4d2, 4d4, 4d8: sum = 3; 4d3, 4d5, 4d6, 4d9, 4d10, d12: sum = 2; 4d7, 4d11, 4d13, 4d14: sum = 1; 4d15: sum = 0; endcase end endmodule /* 3位加法器 */ module add3( add, a, b, clk ); output3:0 add; / 和 input2:0 a, b; input clk; reg3:0 add; always ( posedge clk ) add = a + b; endmodule /* 4位加法器 */ module add4( add