6.高级计算机体系结构_Intel86体系结构4

1、第四节第四节 Intel 80486处理器处理器 增加了数据的增加了数据的猝发传送猝发传送方式方式; 指令预取队列长度指令预取队列长度, 由由16字节增加到字节增加到32字节字节; 片内集成了片内集成了8K的的Cache, 并支持片外并支持片外Cache; 片内集成了浮点协处理器片内集成了浮点协处理器FPU; 支持数据位的奇偶校验支持数据位的奇偶校验; 指令流水线方式指令流水线方式 80486的主要改进的主要改进: 一、一、80486的内部结构的内部结构 (一一) 功能模块功能模块 在在80386基础上基础上, 增加增加: (1) 8KCache (2) 浮点协处理器浮点协处理器 FPU 如下

2、图所示如下图所示: EU SU BIU IPU(指令指令 预取部件预取部件) IDU PU TLB 隐隐Cache 8KCache 物理物理 地址地址 FPU 指令流指令流 线性地址线性地址 64位总线位总线 内部内部64位总线连接位总线连接EU和和FPU; 可以禁止分页可以禁止分页, 所以所以SU输出可直接送到输出可直接送到Cache; SU和和PU首先寻址首先寻址Cache, 不命中才寻址内存。不命中才寻址内存。 (二二) 内部寄存器内部寄存器 通用寄存器通用寄存器/段寄存器段寄存器/指令指针与指令指针与80386相同。相同。 1、FR标志位寄存器标志位寄存器: 新增标志位新增标志位 AC

3、对齐标志对齐标志 对齐的含义对齐的含义: 16位的字位的字, 从偶地址开始存放从偶地址开始存放(起始地址最低起始地址最低 位为位为0, 能被能被2整除整除); 对对32位的字位的字, 存放的起始地址能被存放的起始地址能被4整除整除, 且且 最低最低2位为位为0 依此类推依此类推, 双字双字(64位位)存放的起始地址能被存放的起始地址能被8整除整除 (低低3位为位为0)等。以上情况都称为对齐的。数据按等。以上情况都称为对齐的。数据按 对齐的方式存放对齐的方式存放, 对数据的存取速度更快。对数据的存取速度更快。 为什么为什么CR3、页目录和页表都只给出页目录和页表都只给出20位的位的 地址作为基地

4、址地址作为基地址? 从对齐的角度从对齐的角度, 一个一个4K的页面是对齐的的页面是对齐的, 低低 12位为位为0, 只需要给出高只需要给出高20位地址位地址, 实际访问实际访问 时时, 低低12位补位补0。 AC = 0 不作对齐检查不作对齐检查 1 进行对齐检查进行对齐检查 仅在特权级仅在特权级3 未对齐时产生未对齐时产生 异常中断异常中断 2、CR0 CR3 控制寄存器控制寄存器 CR0 PG CD NW . AM WP . NE ET TS EM MP PE 新增控制位新增控制位 CD 1 读未命中时读未命中时, 禁止填充禁止填充Cache ( 即 禁 止 从即 禁 止 从 内存中读取的

5、数据写入内存中读取的数据写入Cache) 0 读未命中读未命中, 允许填充允许填充Cache NW 1 不允许直写不允许直写 (写命中写命中Cache, 不写入内存不写入内存) 0 允许直写允许直写Cache AM 1 允许允许AC对齐标志对齐标志 0 禁止禁止AC对齐标志对齐标志 (便于与便于与80386兼容兼容) WP 1 任何特权级的任务任何特权级的任务, 对页面都只能读对页面都只能读 0 按描述子按描述子/页目录页目录/页表的规定实施读写页表的规定实施读写 保护保护 NE 1 如果浮点部件出现异常如果浮点部件出现异常, 则产生异常则产生异常 中断中断INT16 0 且输入引脚且输入引脚

6、IGNEE有效有效, 忽略浮点部忽略浮点部 件出错件出错 CR3 在在80386基础上增加了两位基础上增加了两位: 页目录基地址页目录基地址 00.00 PCD PWT 0 0 0 31 12 4 3 2 1 0 PCD 1 禁止页目录项的内容进入禁止页目录项的内容进入Cache(禁禁 止填充止填充Cache) 0 允许页目录项的内容进入允许页目录项的内容进入Cache PWT 1 片外片外Cache采用直写方式采用直写方式 0 片外片外Cache采用回写方式采用回写方式 (注注: 80486片内的片内的Cache只有直写方式只有直写方式) 二、二、80486片内片内Cache 80486片内

7、集成片内集成8K的高速缓存。的高速缓存。 (一一) 结构结构 8K的高速缓存采用四组关联式结构的高速缓存采用四组关联式结构, 将整个将整个 8K分成四路分成四路, 每一路分成每一路分成128组组, 每组分成四每组分成四 行行, 每行四个字节。每行四个字节。 每一行设置了一个有效位每一行设置了一个有效位V, 用于指示该行是用于指示该行是 否有效否有效(V1时该行有效时该行有效, V=0时该行无效时该行无效)。 为了便于使用为了便于使用LRU算法算法, 对每四行对每四行, 设置了三设置了三 个标志位个标志位B0、B1、B2, 用来指示这四行最近用来指示这四行最近 被访问的情况。如下图所示被访问的情

8、况。如下图所示: B0 B1 B2 0路路3路路2路路1路路 0组组 1组组 . . 0行行 3行行 2行行 1行行 4个字节个字节V V V V 127组组 每四行附加的标志位每四行附加的标志位B0、B1、B2指示这四行最指示这四行最 近被访问的情况近被访问的情况, 按以下方式进行设置按以下方式进行设置: 最近被访最近被访 问的行是问的行是 0行或行或1行行, 则则1B0 2行或行或3行行, 则则0B0 0行行 1B1 1行行 0B1 2行行 1B2 3行行 0B2 (二二) 高速缓存工作过程控制高速缓存工作过程控制 1. 四种工作方式四种工作方式 CR0中中CD和和NW两个控制位两个控制位

9、, 其四种组合构成其四种组合构成 了了Cache的四种工作方式的四种工作方式(注注 80486中的中的Cache, 在在“写不命中时写不命中时, 只写内存只写内存, 不写不写Cache”): CD NW Cache正常工作方式正常工作方式(允许允许Cache填填 充、直写和充、直写和“使无效使无效“功能功能) 无效无效(如果将该状态装入如果将该状态装入CR0 , 将产生将产生 异常中断异常中断) 禁止禁止Cache填充填充,但允许直写和但允许直写和“使无使无 效效”功能功能 禁止禁止Cache填充填充, 也禁止直写和也禁止直写和“使无使无 效效”功能功能 0 0 0 1 1 0 1 1 功功

10、能能 说明说明: CD和和NW=10 禁止禁止Cache填充填充, 则在则在“读未命中时读未命中时”只访问主只访问主 存存; 不允许将从主存读取的数据和对应的地址写不允许将从主存读取的数据和对应的地址写 入入Cache; CPU Cache 主存主存 读不命中读不命中 数据传送数据传送 在在“写不命中时写不命中时”只写主存不写只写主存不写Cache。只允许只允许 直写直写, 仅在仅在“写命中写命中”时时, 既写入既写入Cache, 又要写入又要写入 内存内存 CPU Cache 主存主存 写不命中写不命中 数据传送数据传送 因此因此, CD和和NW=10时时, 可以用软件方式对某些可以用软件方

11、式对某些 主存单元的高速缓存行进行控制。比如主存单元的高速缓存行进行控制。比如, 为防止为防止 Cache内容过时的方法之一内容过时的方法之一, 就是就是“不可高速用不可高速用 存储器存储器”, 禁止共享区的内存单元内容进入禁止共享区的内存单元内容进入 Cache。 CD和和NW=11时时: 该主要用于程序测试。预先将某些测试所需该主要用于程序测试。预先将某些测试所需 要的数据装入要的数据装入Cache, 然后将然后将CD和和NW设置为设置为 11, 断开断开Cache与主存的联系。测试开始后与主存的联系。测试开始后, 程程 序只访问预先装入序只访问预先装入Cache的数据的数据, 不会有启动

12、不会有启动 总线周期访问内存总线周期访问内存, 也不会出现也不会出现“不命中不命中”。 高速缓存的几种功能均被禁止高速缓存的几种功能均被禁止, 即即“读不命读不命 中中”时时, 只读主存而不写入只读主存而不写入Cache; “写不命中写不命中”时时, 只写主存而不写入只写主存而不写入Cache, 且且不允许不允许直写直写; 也不也不 能标识某些能标识某些Cache内容无效内容无效, 意味着此时意味着此时Cache 与主存的联系已被断开。与主存的联系已被断开。 2. Cache的更新的更新(淘汰淘汰) 淘汰过程按如以下流程淘汰过程按如以下流程: 是否有无效行是否有无效行 Y Y N N 淘汰无效

13、行淘汰无效行 2行或行或3行不常用行不常用 淘汰淘汰3行行淘汰淘汰2行行 B0=0 B2=0 N B1=0 淘汰淘汰1行行淘汰淘汰0行行 NY 0行或行或1行不常用行不常用 Y 3. 高速缓存的清除高速缓存的清除 软件方式软件方式 执行指令执行指令INVD或者或者WBINVD WBINVD先将先将Cache内容写回主存内容写回主存, 再清除。再清除。 注注: 80486片内的片内的Cache采用的是直写方式采用的是直写方式, 这两这两 条指令对片内条指令对片内Cache的执行结果相同的执行结果相同; 但片外但片外 Cache可能采用回写可能采用回写, 所以设置了所以设置了WBINVD指令。指令

14、。 硬件方式硬件方式 80486的引脚的引脚 , 当该引脚有效时当该引脚有效时, 片内片内 Cache内容将被清除掉。内容将被清除掉。 FLUSH 4. 页面的可高速缓存性页面的可高速缓存性 什么是页面的可高速缓存性？什么是页面的可高速缓存性？ 针对一个页面针对一个页面, 禁止或允许其内容进入禁止或允许其内容进入Cache (即控制页面的内容是否可以进入即控制页面的内容是否可以进入Cache)。 与与“不可高速用存储器不可高速用存储器”的概念相同的概念相同, 即允许即允许 或不允许某些主存单元内容进入或不允许某些主存单元内容进入Cache。 如何控制页面的可高速缓存性？如何控制页面的可高速缓存

15、性？ 在在CR0中的中的CD位位 CD 1 读未命中读未命中, 禁止填充禁止填充Cache 0 读未命中读未命中, 允许填充允许填充Cache 80486的分页机制的页目录项和页表项中的的分页机制的页目录项和页表项中的 PCD (D4 , 386处理器未使用该位处理器未使用该位): PCD 1 禁止页表的内容进入禁止页表的内容进入Cache 0 允许页表的内容进入允许页表的内容进入Cache PCD 1 禁止页面的内容进入禁止页面的内容进入Cache 0 允许页面的内容进入允许页面的内容进入Cache 80486的输出引脚的输出引脚 非独立功能非独立功能PCD 在在CR3控制寄存器中控制寄存器

16、中 PCD 1 禁止页目录项的内容进入禁止页目录项的内容进入Cache 0 允许页目录项的内容进入允许页目录项的内容进入Cache (页目录项页目录项) (页表项页表项) 上述信号及引脚之间的关系上述信号及引脚之间的关系: . . . . CD NW . . . .CR0 Cache控制器控制器 Cache FLUSH PCD PWT + CR0中的中的CD + KEN PCD PWT 片外引脚片外引脚 来自来自CR3 或页目录或页目录 项或页表项或页表 项的项的PCD 和和PWT 当当“或非门或非门”输输 出出 1 当前页允许填充当前页允许填充Cache 0 当前页不允许填充当前页不允许填充

17、Cache 由此可得由此可得: 三、三、80486的引脚功能的引脚功能 1. 数据奇偶校验引脚数据奇偶校验引脚 DP3DP0 , 每一位针对一个字节每一位针对一个字节, 即即: DP3 DP2 DP1 DP0 D31 D24 D23 D16 D15 D 8 D7 D0 只有当只有当CD=0、PCD=0、并且并且 KEN= 0时时, 才才 能进行能进行Cache填充填充, 只要这三者中有一个为只要这三者中有一个为 “1”, 就禁止填充就禁止填充Cache。 写数据时写数据时: CPU根据输出的数据根据输出的数据, 内部自动按偶校验方内部自动按偶校验方 式生成式生成DP3 DP0 , 并连同数据位

18、一起输出并连同数据位一起输出。 读数据时读数据时: CPU将数据位连同校验位一起读回来。这要将数据位连同校验位一起读回来。这要 求被求被CPU读取的设备生成校验位。读取的设备生成校验位。 2. 奇偶校验检查位奇偶校验检查位(CPU输出输出) PCHK 读周期后有效读周期后有效, 指示读取的数据是否奇偶出错指示读取的数据是否奇偶出错 奇偶校验位及校验检查位奇偶校验位及校验检查位 简化接口设计简化接口设计 例例: 处理器与一处理器与一8位外设通信位外设通信, 进行出错校验进行出错校验, 设设 计利用以上信号进行校验的接口电路原理图计利用以上信号进行校验的接口电路原理图 . DP0 . INT引起中

19、断引起中断 要求要求CPU重发重发 +5V C D Q Q R +5V C D Q Q R PCHK INT引起中断引起中断 要求要求CPU重读重读 D7 D0 (读读: 生成校验位生成校验位) 读数据时读数据时: 写数据时写数据时: CPU 数据总线数据总线D7 D0 8位位 端口端口译码译码 EN 3. 总线宽度控制信号总线宽度控制信号BS16BS8 (1) BS16 该信号与该信号与80386的的 的异同的异同:BS16 请求进行请求进行16位数据传送位数据传送 相同处相同处: 表示外设请求表示外设请求CPU进行进行16位的位的 数据传送。如果数据传送。如果CPU执行的执行的32位的位的

20、I/O指令指令, 自动将其转换成两个自动将其转换成两个16位的数据传送周期位的数据传送周期; 当当 有效有效, BS16 不同处不同处: 对对80386, 数据只在总线低数据只在总线低16位位D15D0上传送。上传送。 读操作时读操作时: CPU的两个的两个16位的读周期都只采样数据总线位的读周期都只采样数据总线 低低16位位; 写操作时写操作时: 第一个周期第一个周期, 在总线的在总线的D15D0上发送低半部上发送低半部; 第二个周期第二个周期, CPU将高半部自动复制到数据总将高半部自动复制到数据总 线低线低16位位D15D0上发送。上发送。 只需将外设的只需将外设的16位数据线连接到数据

21、位数据线连接到数据 总线的低总线的低16位位D15D0。 读周期读周期: 对对80486, 如果如果CPU执行的执行的32位的位的I/O指令指令, 第一个周第一个周 期在数据总线低期在数据总线低16位传送低位字位传送低位字, 第二个周期在数第二个周期在数 据总线高据总线高16位传送高位字。位传送高位字。 CPU D31D16 D15D0 外设外设 第二次读第二次读 第一次读第一次读 外设的外设的16位数据线连接到数据总线的高位数据线连接到数据总线的高16位位 D31D16还是低还是低16位位D15D0? 写周期写周期: CPU D31D16 D15D0 外设外设 第二次写第二次写 第一次写第一

22、次写 外设的外设的16位数据线连接到数据总线的高位数据线连接到数据总线的高16位位 D31D16还是低还是低16位位D15D0? (2) BS8 如果如果CPU执行的执行的32位的位的I/O指令指令, 则自动转换则自动转换 成成4个总线周期。四个周期分别传送四个字个总线周期。四个周期分别传送四个字 节节, 依次在数据总线的四个字节上传送。依次在数据总线的四个字节上传送。 当当 有效时有效时,BS8 进行进行8位数据的传送位数据的传送, 一次传送一次传送 一个字节一个字节, 外设的外设的8位数据线连接到数据总线的四个位数据线连接到数据总线的四个 字节的哪个字节上字节的哪个字节上? 针对针对8位外

23、设。位外设。 用中间电路进行转换用中间电路进行转换, 保证保证16位或位或8位外设的数据位外设的数据 能依次传送到数据总线的不同部分能依次传送到数据总线的不同部分, 如下图所示如下图所示: 解决方法解决方法: CPU 32位外位外 设端口设端口 16位外位外 设端口设端口 8位外位外 设端口设端口 地地 址址 D31D24 D7 D0 D23D16 D15D8 字交换字交换 电路电路 字节交字节交 换电路换电路 8位位 16位位 字节交换电路字节交换电路 8位输位输 入设备入设备 D31D24 D7D0 D23D16 D15D8 数据锁数据锁 存器存器(8位位) 数据锁数据锁 存器存器(8位位

24、) 数据锁数据锁 存器存器(8位位) 数据锁数据锁 存器存器(8位位) OE OE OE OE RD BE3 BE2 BE1 BE0 说明说明: 通过通过 控制控制 CPU的每次读操作。的每次读操作。 用用4个总线周期个总线周期,依次依次 从从4个数据锁存器读个数据锁存器读 入数据。入数据。 同理可构成字交换电同理可构成字交换电 路。路。 BE0 BE3 + + + + 4. 总线请求及总线相应信号总线请求及总线相应信号 HOLD: 总线请求信号总线请求信号 (总线主设备与从设备总线主设备与从设备) HLDA:总线响应信号总线响应信号 AHOLD: 地址保护请求信号地址保护请求信号 一个总线主

25、控设备向处理器提出的释放系统一个总线主控设备向处理器提出的释放系统 地址总线的请求信号。地址总线的请求信号。 该信号与该信号与 信号一起控制信号一起控制Cache操作。操作。EADS 5. Cache控制信号控制信号 KEN 有效时有效时, 可以填充可以填充Cache FLUSH有效时有效时, 清除清除Cache PCD PWT用于控制片外用于控制片外Cache EADS ADSCPU输出输出信号信号, 指示指示CPU总线周期开始总线周期开始 (地址及相应控制信号已发到总线上地址及相应控制信号已发到总线上)。 EADS CPU的的输入输入信号信号, 向向CPU指示有其它指示有其它 主控设备已将

26、要进行内存写入操作的主控设备已将要进行内存写入操作的 地址放到了系统地址总线上。地址放到了系统地址总线上。 用于用于80486总线监视地总线监视功能总线监视地总线监视功能 便于在必要的情况下便于在必要的情况下, 将将Cache某些单某些单 元标识为无效。元标识为无效。 EADS 与与AHOLD一起一起, 构成构成80486的一个的一个 “使无效使无效”的周期的周期, 其工作过程如下其工作过程如下: 某主控设备发出某主控设备发出AHOLD80486, 要求要求80486 释放系统地址总线释放系统地址总线; 80486读取该地址读取该地址(80486地址总线为双向地址总线为双向), 与与 自身自身

27、Cache中已有的地址进行比较中已有的地址进行比较, 若该地址若该地址 存在存在, 则标识该地址单元内容无效。则标识该地址单元内容无效。 EADS 该设备发出该设备发出 80486, 表示该设备的写入表示该设备的写入 内存的地址已经放到系统地址总线内存的地址已经放到系统地址总线; 6. 总线仲裁信号总线仲裁信号 BREQ CPU的输出信号的输出信号, 用于多机系统的总用于多机系统的总 线请求信号线请求信号 CPU收到该信号收到该信号, 将被强制让出总线将被强制让出总线 使用权。使用权。 BOFF 7. 总线状态信号总线状态信号 RDYBRDYBLAST RDY与与8086的的Ready含义相同

28、 含义相同 BRDYBLAST 用于猝发用于猝发(Burst)传送传送 在在80486中中, 猝发传送是指每一个猝发传送是指每一个T(而不是每一而不是每一 个总线周期个总线周期2个个T)传送一个数据。传送一个数据。 猝发传送由外设猝发传送由外设CPU提出请求后进行。提出请求后进行。 外设请求猝发的方式是通过发送另一个外设请求猝发的方式是通过发送另一个“数数 据准备好据准备好”信号来实现的信号来实现的 每个时钟节拍每个时钟节拍T, BRDY CPU在每个在每个T 采样数据总线。采样数据总线。 如下图所示如下图所示: BRDY让让 有效有效, BLAST 地址地址 DATA T1T2T2T2T2T

29、2T1T2 RDY BRDY 猝发传送猝发传送 结束猝发传送有两种方式结束猝发传送有两种方式: 被访问设备主动结束被访问设备主动结束: CPU主动中止主动中止: BRDY停止停止 有效有效; 发出发出 信号。信号。BLAST 四、四、80386/80486多功能接口芯片多功能接口芯片 82380简介简介 82380 的主要功能部件的主要功能部件: DMA控制器控制器(相当于原来的相当于原来的Intel8237和和80286 中的中的Intel82258DMAC的功能的功能) DRAM刷新控制器刷新控制器(=W4006AF,由由WACOM公公 司设计司设计) 中断控制器中断控制器(相当于相当于I

30、ntel8259) 可编程计数可编程计数/定时器定时器(相当于相当于Intel8253) 等待状态发生器等待状态发生器(用于产生用于产生Ready信号信号) 系统重置电路系统重置电路(用于产生用于产生Reset信号信号) 1. DMA控制器控制器 构成构成 内部含有内部含有8个通道个通道, 可以连接可以连接8个请求设备个请求设备; 每个通道有独立的控制逻辑和通道寄存器每个通道有独立的控制逻辑和通道寄存器. 通道通道0 通道通道1 通道通道7 . 通道控制器通道控制器 控制寄存器控制寄存器 状态寄存器状态寄存器 DMA 请求请求 和仲和仲 裁电裁电 路路 DREQ0 DREQ3 DREQ4 DR

31、EQ5 DREQ6 DREQ7 DREQ2 DREQ1 CPU 接口接口 HOLDHLDA 工作过程工作过程: 略略 DMA传送方式传送方式 三种工作方式三种工作方式(通过写入控制字来规定通过写入控制字来规定): 单一数据传送单一数据传送 1个个DMA周期传送一个数据后结束周期传送一个数据后结束, CPU重重 新控制总线。新控制总线。 若若DREQi请求端一直连请求端一直连 续地发出请求续地发出请求, 则信号则信号DREQi-HOLD-HLDA 始终重复至所要的字节数传输完毕为止。始终重复至所要的字节数传输完毕为止。 每一次数据传输时每一次数据传输时, DMA控制器都需要对控制器都需要对 DR

32、EQ输入的请求信号进行仲裁输入的请求信号进行仲裁, 并且执行并且执行 HOLD/HLDA操作。操作。 数据块传送数据块传送 设置设置DMA内的一个内的一个24位计数器的计数初值位计数器的计数初值, 每每 传送一个字节传送一个字节, 计数器减计数器减1, 直到计数器减为直到计数器减为0为为 止止, 传送结束。传送结束。 需求传送需求传送 计数器仍然计数计数器仍然计数, 直到计数器减为直到计数器减为0传送结束传送结束; 若请求信号若请求信号DREQ变为无效变为无效, 也结束也结束DMA传送传送 注注: 82380还有一个信号还有一个信号EOP, 当该信号有效时当该信号有效时, 无论是哪一种传输方式

33、无论是哪一种传输方式, 传输过程都将结束。传输过程都将结束。 DMA仲裁仲裁(多个请求信号同时有效时多个请求信号同时有效时) 固定方式固定方式(静态方式静态方式): 软件编程设置通道优先权软件编程设置通道优先权, 若不重新设置若不重新设置, 则保持不变则保持不变; 若软件对优先权不加以设定若软件对优先权不加以设定, 则则DMA控制控制 器自动按通道器自动按通道0到通道到通道7优先权从高到低。优先权从高到低。 循环式循环式(动态方式动态方式): 一个通道请求被响应且一个通道请求被响应且 完成数据传送后完成数据传送后, 优先权自动降为最低。优先权自动降为最低。 八个通道还可以分成两个组八个通道还可

34、以分成两个组(0 3通道和通道和47通道通道), 两个组可以分别按不同的优先级设置方式。两个组可以分别按不同的优先级设置方式。 8237A一般只限于执行一般只限于执行I/O设备与存储器之间设备与存储器之间 的传输的传输, 82380则可以控制以下部件间的数据传送则可以控制以下部件间的数据传送: 存储器与存储器之间存储器与存储器之间 存储器与存储器与I/O设备之间设备之间 两个高速两个高速I/O设备之间设备之间 82380的的DMA与与8237A的兼容性的兼容性 82380的的DMA除包含了除包含了8237A的全部功能外的全部功能外, 增加一些控制寄存器增加一些控制寄存器, 也增加了寄存器的长度也增加了寄存器的长度, 并并 增加了一些功能。增加了一些功能。 比如比如: 2. 可编程计数定时器可编程计数定时器 与与Intel 8253基本相同基本相同, 核心为核心为4个计数通道个计数通道. 数据缓冲数据缓冲 器及接口器及接口 控制电路控制电路 第一控制第一控制 寄存器寄