第二章 逻辑代数与硬件描述语言基础

1、2 .逻辑代数与硬件描述语言基础逻辑代数与硬件描述语言基础 2.1 逻辑代数逻辑代数 2.2 逻辑函数的卡诺图化简法逻辑函数的卡诺图化简法 2.3 硬件描述语言硬件描述语言Verilog HDL基础基础 教学基本要求教学基本要求 1 1、熟悉逻辑代数常用基本定律、恒等式熟悉逻辑代数常用基本定律、恒等式 和规则。和规则。 3 3、熟悉硬件描述语言、熟悉硬件描述语言Verilog HDL 2 2、掌握逻辑代数的变换和卡诺图化简法；、掌握逻辑代数的变换和卡诺图化简法； 2.1.1 逻辑代数的基本定律和恒等式逻辑代数的基本定律和恒等式 2.1 逻辑代数逻辑代数 2.1.3 逻辑函数的变换及代数化简法逻

2、辑函数的变换及代数化简法 2.1.2 逻辑代数的基本规则逻辑代数的基本规则 2.1 逻辑代数逻辑代数 逻辑代数又称布尔代数逻辑代数又称布尔代数。它是分析和设计现代数字逻辑电路不它是分析和设计现代数字逻辑电路不 可缺少的数学工具。逻辑代数有一系列的定律、定理和规则，用可缺少的数学工具。逻辑代数有一系列的定律、定理和规则，用 于对数学表达式进行处理，以完成对逻辑电路的化简、变换、分于对数学表达式进行处理，以完成对逻辑电路的化简、变换、分 析和设计。析和设计。 逻辑关系指的是事件产生的条件和结果之间的因果关系。在数逻辑关系指的是事件产生的条件和结果之间的因果关系。在数 字电路中往往是将事情的条件作为

3、输入信号，而结果用输出信号字电路中往往是将事情的条件作为输入信号，而结果用输出信号 表示。表示。条件和结果的两种对立状态分别用逻辑条件和结果的两种对立状态分别用逻辑“1” 和和“0”表示。表示。 1 1、基本公式基本公式 交换律：交换律： A + B = B + AA B = B A 结合律：结合律：A + B + C = (A + B) + C A B C = (A B) C 分配律：分配律：A + BC = ( A + B )( A + C )A ( B + C ) = AB + AC A 1 = AA 0 = 0A + 0 = AA + 1 = 10 0、1 1律：律： A A = 0A

4、 + A = 1互补律：互补律： 2.2.1.11.1逻辑代数的基本定律和恒等式逻辑代数的基本定律和恒等式 重叠律重叠律：A + A = AA A = A 反演律：反演律： AB = A + B A + B = A B AA BAB() ()ABACABC ABAAAABA() 吸收律吸收律 其它常用恒等式其它常用恒等式 AB ACBCAB + AC AB ACBCDAB + AC 2.1.2 逻辑代数的基本规则逻辑代数的基本规则 1.1.代入规则代入规则 ： 在包含变量在包含变量A逻辑等式中，如果用另一逻辑等式中，如果用另一 个函数式代入式中所有个函数式代入式中所有A的位置，则等式仍然成立。

5、这一规的位置，则等式仍然成立。这一规 则称为代入规则。则称为代入规则。 例例：B (A + C) = BA+BC， 用用A + D代替代替A A，得得 B (A +D) +C = B(A +D) + BC = BA + BD + BC 代入规则可以扩展所有基本公式或定律的应用范围代入规则可以扩展所有基本公式或定律的应用范围 对于任意一个逻辑表达式对于任意一个逻辑表达式L，若将其中所有的与，若将其中所有的与 （ ）换成或（）换成或（+），或（），或（+）换成与（）换成与（）；原变）；原变 量换为反变量，反变量换为原变量；将量换为反变量，反变量换为原变量；将1换成换成0，0 换成换成1；则得到的结

6、果就是原函数的反函数。；则得到的结果就是原函数的反函数。 2. 2. 反演规则：反演规则： )(1)(DCBADCB)(AL 0 CDBAL例例2.1.1 试求试求 的非函数的非函数 解：按照反演规则，得解：按照反演规则，得 LABAC 对于任何逻辑函数式，若将其中的与（对于任何逻辑函数式，若将其中的与（ ）换成或（）换成或（+），）， 或（或（+）换成与（）换成与（）；并将）；并将1换成换成0，0换成换成1；那么，所；那么，所 得的新的函数式就是得的新的函数式就是L的对偶式，记作的对偶式，记作 。 L ()()LAB A C例例: 逻辑函数逻辑函数 的对偶式为的对偶式为 3. 3. 对偶规则

7、：对偶规则： 当某个逻辑恒等式成立时，则该恒等式两侧的对偶式也相等。当某个逻辑恒等式成立时，则该恒等式两侧的对偶式也相等。 这就是对偶规则。利用对偶规则，可从已知公式中得到更多的这就是对偶规则。利用对偶规则，可从已知公式中得到更多的 运算公式，例如，吸收律运算公式，例如，吸收律 “或或-与与”表达式表达式 “与非与非-与非与非”表达式表达式 “与与- -或或- -非非”表达式表达式 “或非或非或非或非” ” 表达表达 式式 “与与- -或或” ” 表达式表达式 2.1.3 逻辑函数的代数法化简逻辑函数的代数法化简 DCACL DC A C = )DC)(CA( )C+D()CA( DCCA 1

8、 1、逻辑函数的最简与、逻辑函数的最简与- -或表达式或表达式 在若干个逻辑关系相同的与在若干个逻辑关系相同的与- -或表达式中，将其中包含的与项数或表达式中，将其中包含的与项数 最少，且每个与项中变量数最少的表达式称为最简与最少，且每个与项中变量数最少的表达式称为最简与- -或表达式。或表达式。 2、逻辑函数的化简方法、逻辑函数的化简方法 化简的主要方法：化简的主要方法： 公式法（代数法）公式法（代数法） 图解法（卡诺图法）图解法（卡诺图法） 代数化简法：代数化简法： 运用逻辑代数的基本定律和恒等式进行化简的方法。运用逻辑代数的基本定律和恒等式进行化简的方法。 1AA并项法并项法: : CB

9、A CBAL BA)CC(BA 1 AA ABBA 吸收法：吸收法： A + AB = A 消去法消去法： BABAA CABAB CAB 配项法配项法： CA=AB BAFEBCDABAL )( CBAAB)( CBCAABL A+AB=A+B CBCAABL CBAACAAB)( CBACABCA=AB )()(BCACACABAB )CC(DBADBA)DD(ABL DBADBA=AB )(DDBAAB BAAB BAAB BAAB CDBADCBAABDDBADABL ) 例例2.1.7 已知逻辑函数表达式为已知逻辑函数表达式为 ， 要求：（要求：（1）最简的与）最简的与-或逻辑函数表

10、达式，并画出相应的逻辑图；或逻辑函数表达式，并画出相应的逻辑图； （2）仅用与非门画出最简表达式的逻辑图。）仅用与非门画出最简表达式的逻辑图。 解：解： ) ) B A L AB BA 6字符串字符串: :字符串是双撇号内的字符序列字符串是双撇号内的字符序列 常量常量 十进制数的形式的表示方法十进制数的形式的表示方法: :表示有符号表示有符号常量常量 例如：例如：3030、2 2 带基数的形式的表示方法带基数的形式的表示方法: : 表示表示常量常量 格式为：格式为： 整数型整数型 例如：例如：3b101、5o37、8he3，8b1001_0011 2.3.2 变量的数据类型变量的数据类型 1

11、1线网类型线网类型: :是指输出始终根据输入的变化而更新其值的是指输出始终根据输入的变化而更新其值的 变量变量, ,它一般指的是硬件电路中的各种物理连接它一般指的是硬件电路中的各种物理连接. . 例例:wire L; / /将上述电路的输出信号将上述电路的输出信号L L声明为网络型变量声明为网络型变量 wire 7:0 data bus; / /声明一个声明一个8-bit8-bit宽的网络型总线变量宽的网络型总线变量 常用的网络类型由关键词常用的网络类型由关键词wire定义定义 wire型变量的定义格式如下：型变量的定义格式如下： wire n-1:0 n-1:0 变量名变量名1 1，变量名，

12、变量名2 2，变量名，变量名n； 变量宽度变量宽度 例例: :网络型变量网络型变量L的值由与门的驱动信号的值由与门的驱动信号 a a和和b b所决定，即所决定，即La /定义一个定义一个4位位寄存器变量寄存器变量 抽象描述抽象描述, , 不对应具不对应具 体硬件体硬件 2、每个模块先要进行端口的定义，并说明输入每个模块先要进行端口的定义，并说明输入（input)和输出和输出 （output),然后对模块功能进行描述。然后对模块功能进行描述。 2.3.3 Verilog程序的基本结构程序的基本结构 Verilog使用大约使用大约100个预定义的关键词定义该语言的结构个预定义的关键词定义该语言的结

13、构 1、 VerilogHDL程序由程序由模块构成。每个模块的内容都是嵌在关键模块构成。每个模块的内容都是嵌在关键 词词module和和endmodule两个语句之间。每个模块实现特定的功能。两个语句之间。每个模块实现特定的功能。 3 3、除了、除了endmodule语句外，每个语句后必须有分号。语句外，每个语句后必须有分号。 4、可以用可以用/* - */和和/.对对VerilogHDL程序的任何部分做注释。程序的任何部分做注释。 module 模模块块名名（端端口口名名1 1, , 端端口口名名2 2, , 端端口口名名3 3, ,）； 端端口口类类型型说说明明(input, outout

14、, inout)； 参参数数定定义义( (可可选选) )； 数数据据类类型型定定义义( (wire, reg等等) )； 实实例例化化低低层层模模块块和和基基本本门门级级元元件件； 连连续续赋赋值值语语句句（assign）； 过过程程块块结结构构（initial和和always） 行行为为描描述述语语句句； endmodule 逻逻辑辑功功能能描描 述述部部分分，其其 顺顺序序是是任任意意的的 说说明明部部分分 模块定义的一般语法结构如下：模块定义的一般语法结构如下： 端口类型说明端口类型说明 电路结构描述电路结构描述 模块名模块名 数据类数据类 型说明型说明 例例 用结构描述方式建立门电路用结构描述方式建立门电路VerlogerVerloger模型模型 input a, b, sel; /定义输入信号定义输入信号 output out; /定义输出信号定义输出信号 wire selnot, a1, b1 ; /定义内部节点信号数据类型定义内部节点信号数据类型 /下面对电路的逻辑功能进行描述下面对电路的逻辑功能进行描述 not U1(selnot, sel); and U2(a1, a, selnot); and U3(b1, b, sel); or U4(out, a1, b1); endmodule 2.3.4 逻辑功能的仿真与测试逻辑功能的仿真