基于FPGA的七段数码管显示设计

1、 成 绩批阅教师日 期 FPGA设计报告课程名称 FPGA 应用技术 专业班级 电信1012 学 号 2010118504151 学生姓名 刘 勇 任课教师 叶 哲 江 2013 年 11 月 1 日 目录一 设计原理1二 设计目的1（1） 熟悉ISE9.1开发环境，掌握实验流程1（2） 熟悉SEED-XDTK XUPV2Pro实验环境1（3） 熟悉用ChipScope观测信号1（4） 了解Verilog HDL语言在FPGA中的使用1（5） 了解七段数码管显示译码器硬件语言实现1三 设计内容1（1）根据设计流程将实验在软件和开发板上通过，进行仿真1（2）用ChipScope进行观测信号1四

2、设计准备1（1通过USB下载电缆将计算机USB口及XUPV2Pro板的J8连接好1（2）启动计算机后，将XUPV2Pro实验箱电源打开1五 设计框图1（1）设计输入代码2（2）功能仿真2（3）设计实现后下载码流3（4）用ChipScope观测信号3（5）ChipScope工作的流程31）用核生成法启动ChipScope pro core generato32）例化ICON核、ILA核和VIO核33）引脚约束44）进行综合、下载。45）启动ChipScope Analyzer进行观测5六 设计结果5（1）仿真结果5（2）程序下载5（3）用ChipScope观测实验，VIO核实时控制6七 设计分析

3、7附连接例化后的代码8一 设计原理七段数码管的各数码段分布及排序如图1.1所示，每个数码段通过限流电阻和译码开关(译码开关泛指能起到开关作用的器件，如三级管、集成电路、普通开关、接插件)相互并联，然后与电源联接，由译码开关译码，译码开关导通，表示与该译码开关相联的数码段显示；译码开关关断，表示与该译码开关相联的数码段不显示，数码段不同的显示组合，就可显示“09”10个阿拉伯数字。 图 1.1二 设计目的（1） 熟悉ISE9.1开发环境，掌握实验流程。（2） 熟悉SEED-XDTK XUPV2Pro实验环境。（3） 熟悉用ChipScope观测信号。（4） 了解Verilog HDL语言在FPG

4、A中的使用。（5） 了解七段数码管显示译码器硬件语言实现。三 设计内容（1）根据设计流程将实验在软件和开发板上通过，进行仿真。（2）用ChipScope进行观测信号。四 设计准备（1） 通过USB下载电缆将计算机USB口及XUPV2Pro板的J8连接好。（2）启动计算机后，将XUPV2Pro实验箱电源打开。观察XUPV2Pro板上的+2.5V, +3.3V, +1.5V的电源指示灯是否均亮，若有不亮的，请断开电源，检查电源。 五 设计框图译码器设计流程如图1.2所示。 图 1.2（1）设计输入代码（2）功能仿真在ISE9.1软件中输入七段数码管的Verilog语言代码，由Test Bench

5、WaveForm添加激励源，进入测试波形编辑窗口，对输入信号D3, D2, D1, D0进行编辑，这里依次取D3D2D1D0为0000, 0001, 0010, 0011，一直到1000，即对应十进制数的08，也可以随便取值，这里只是为了方便观察输出结果，图形如图1.3所示。 图 1.3功能仿真波形如图1.4所示。 图 1.4分析功能仿真波形，可以看出输出对应的是0, 1, 2, 3, 4, 5, 6, 7, 8，说明输出结果与输入对应的是一致的，仿真结果正确。功能仿真之后进行综合，观察如图1.5所示的RTC视图。 图 1.5（3）设计实现后下载码流，将生成的decode4_7.bit文件下载

6、到板卡上，如图1.6所示。 图 1.6（4）用ChipScope观测信号。（5）ChipScope工作的流程。1）用核生成法启动ChipScope pro core generator，如图1.7所示。 图 1.72）例化ICON核、ILA核和VIO核，例化后的实验代码如图1.8所示。 图 1.83）引脚约束 在进行此实验时，只需要对时钟信号进行约束，如图1.9所示。 图 1.94）进行综合、下载。5）启动ChipScope Analyzer进行观测，如图1.10所示。 图 1.10六 设计结果（1）仿真结果如图1.11所示，可以看出当输入是0, 1, 2, 3, 4, 5, 6, 7, 8,

7、 9时输出对应的变化，仿真结果正确。 图 1.11（2）将程序下载到FPGA中后，运行正常，下载界面如图1.12所示。 图1.12下载成功后如图1.13所示。 图 1.13（3）用ChipScope观测实验，VIO核实时控制。 当输入0111时，显示1110000； 当输入0011时，显示1111001。显示正确，如图1.14所示。 图 1.15七 设计分析本实验的关键和难点是用ChipScope观测信号，在用ChipScope观测前要进行一些设置。由于实验代码中没有时钟信号，观测前要在代码中加入时钟信号clk，要进行例化ICON核、ILA核和VIO核，还要设置信号的连接。连接例化的原理如图1

8、.16所示。 图 1.16ICON核是综合控制器内核，ILA核是逻辑分析内核，VIO核是虚拟输入输出核。将ILA模块与所要检测的信号相连，信号进入ILA模块后，首先与匹配单元进行匹配，触发条件和存储限制条件是关于匹配单元的布尔组合，当触发条件和存储限制条件满足时，数据捕获控制器将控制数据捕获存储器执行数据捕获的任务，然后将捕获到的信号通过ICON模块和JTAG端口上传上来。在设计中，所有的ChipScope内核都通过JTAG下载电缆用JTAG边界扫描端口与主机相连，ICON内核可以提供FPGA的JTAG边界扫描口和ILA之间的数据通道。ILA内核例化成逻辑分析模块，用来监视设计中的任何信号。因

9、为ILA内核与所监视的设计是同步的，所有用于设计的约束都可用于ILA内核中的器件。VIO核是一个用户化的核，能够用来实时地监视和驱动内部的FPGA信号，而且它不像ILA等核，对片上和片下的RAM没有要求。连接例化后的代码如下：module decode 4_7(decodeout,clk);Output 6:0 decodeout;input clk;Reg 6:0 decodeout;Wire 3:0 indec;Wire 35:0 control0;Wire 35:0 control1;Wire 35:0 control1;Wire clk;Wire 31:0 date;Wire 1:0

10、trig0;Wire 1:0 trig1;Wire 6:0 async_in;Wire 3:0 async_out;Assign trig0=indec 1:0;Assign trig1=indec 3:2;Assign async_in=decodeout;Assign indec=async_out;Always (indec)BeginCase(indec)/用case语句进行译码4d0:decodeout=7b1111110;4d1:decodeout=7b0110000;4d2:decodeout=7b1101101;4d3:decodeout=7b1111001;4d4:decod

11、eout=7b0110011;4d5:decodeout=7b1011011;4d6:decodeout=7b1011111;4d7:decodeout=7b1111011;Default:decodeout=7bx;EndcaseEndIcon i_icon ( .control0(control0), .control1(control1) );Ila i_ila ( .control0(control0), .clk(clk), .date(date), .trig0(trig0), .trig1(trig0) );Vio i_vio ( .control0(control0), .async_in(async_in), .async_out(async_out);EndmoduleModule icon ( control0, Control1 ); Out 35:0 control0; Out 35:0 control1;EndmoduleModule ila ( control0, Clk, Date, trig0, Trig1 );Input 35:0 contr