微机原理与接口技术第06章X课件

1、主存储器主存储器 及其接口电路及其接口电路 第第4章：微处理器外部特性章：微处理器外部特性 教学重点 存储器的分类存储器的分类 RAM存储器及其接口存储器及其接口 了解只读存储器了解只读存储器ROM 半导体存储器概述半导体存储器概述 存储器是计算机中信息存放的载体，是计算机中的重要组成存储器是计算机中信息存放的载体，是计算机中的重要组成 部分。部分。 我们总是希望存储器容量越大越好，速度越快越好。然而大我们总是希望存储器容量越大越好，速度越快越好。然而大 容量、高速度必然带来高成本。因此，必须找到一个适当的容量、高速度必然带来高成本。因此，必须找到一个适当的 平衡点；平衡点； 现代的计算机系统

2、中都是采用多级存储体系结构来做为容量、现代的计算机系统中都是采用多级存储体系结构来做为容量、 速度和成本间的折衷。如下图所示。速度和成本间的折衷。如下图所示。 本章介绍采用半导体存储器及其组成主存的方法本章介绍采用半导体存储器及其组成主存的方法 CPU CACHE 主存（内存）主存（内存） 辅存（外存）辅存（外存） 6.1 半导体存储器的分类半导体存储器的分类 半导体半导体 存储器存储器 只读存储器只读存储器 （ROM） 随机存取存储器随机存取存储器 （RAM） 双极性双极性 MOS 掩膜式掩膜式ROM 一次性可编程一次性可编程ROM（PROM） 紫外线擦除可编程紫外线擦除可编程ROM（EPR

3、OM） 电擦除可编程电擦除可编程ROM（EEPROM） FLASH ROM 6.1 半导体存储器的分类半导体存储器的分类 1. RAM按制造工艺可分为按制造工艺可分为 双极型：双极型：速度快速度快、集成度低、功耗大，一般用在、集成度低、功耗大，一般用在 高档微机中或用做高档微机中或用做Cache MOS型：速度慢、型：速度慢、集成度高集成度高、功耗低。功耗低。微机的主微机的主 存储器一般为它。根据是否有刷新电路又可分为：存储器一般为它。根据是否有刷新电路又可分为： 静态静态RAM：以六管构成的触发器作为基本存储电路，：以六管构成的触发器作为基本存储电路， 存储的信息相对稳定，无需刷新电路；速度

4、比存储的信息相对稳定，无需刷新电路；速度比DRAM快快 但集成度不如但集成度不如DRAM，功耗也较，功耗也较DRM为大。为大。 动态动态RAM：以单管线路构成其基本的存储电路，因此：以单管线路构成其基本的存储电路，因此 集成度高，成本也相对便宜。但其中的信息易消失，故集成度高，成本也相对便宜。但其中的信息易消失，故 需要专门的硬件刷新电路。需要专门的硬件刷新电路。 读写存储器读写存储器RAM小结小结 组成单元组成单元速度速度 集成度集成度 刷新刷新应用应用 双极性双极性 RAM 晶体管触发晶体管触发 器器 最快最快低低不要不要CACHE SRAM 六管触发器六管触发器快快低低不要不要小容量系统

5、小容量系统 DRAM 极间电容极间电容慢慢高高要要大容量系统大容量系统 2. 只读存储器只读存储器ROM 掩膜掩膜ROM：信息制作在芯片中，不可更改信息制作在芯片中，不可更改 PROM：允许一次编程，此后不可更改允许一次编程，此后不可更改 EPROM：用紫外光擦除，擦除后可编程；用紫外光擦除，擦除后可编程； 并允许用户多次擦除和编程并允许用户多次擦除和编程 EEPROM（E2PROM）：采用加电方法在采用加电方法在 线进行擦除和编程，也可多次擦写线进行擦除和编程，也可多次擦写 Flash Memory（闪存）：能够快速擦写的闪存）：能够快速擦写的 EEPROM，但只能按块的方式（，但只能按块的

6、方式（Block）擦）擦 除除 6. 2 RAM的结构的结构 一个基本的存储电路中只能存放二进制中的一个基本的存储电路中只能存放二进制中的 一个位。如果要形成大容量的记忆体，就必一个位。如果要形成大容量的记忆体，就必 须将大量的存储电路有规则地组织起来，这须将大量的存储电路有规则地组织起来，这 样就构成了存储体。样就构成了存储体。 在存储体中，为了区别不同的存储单元，通在存储体中，为了区别不同的存储单元，通 过给每个单元一个惟一的编号过给每个单元一个惟一的编号地址来选地址来选 择不同的存储单元。择不同的存储单元。 图示图示 6. 2 RAM的结构示意图的结构示意图 地地 址址 寄寄 存存 地地

7、 址址 译译 码码 存储体存储体 控制电路控制电路 AB 数数 据据 寄寄 存存 读读 写写 电电 路路 DB OE WE CS 片选端片选端CS*：有效时，可以有效时，可以 对该芯片进行读写操作对该芯片进行读写操作 写写WE*（Write Enable）:控制写操控制写操 作。有效时，数据进入芯片中作。有效时，数据进入芯片中 相当于系统的相当于系统的WR*。 输出输出OE*（Output Enable） 控制读操作。有效时，芯控制读操作。有效时，芯 片内数据输出。相当于片内数据输出。相当于 RD*。 典型的典型的RAM连接示意图连接示意图 每个存储单元具有一个唯一的地每个存储单元具有一个唯一

8、的地 址，可存储址，可存储1个或多个二进制数个或多个二进制数 据位据位 1 32 1 2 31 32 读 /写 选片 输入 A5 A6 A7 A8 A9 1 2 32 1 2 31 32 32 32 1024 存储单元 译 码 器 地 址 反 相 器 A0 A1 A2 A3 A4 驱 动 器 I/O 电路 Y 译码器 地址反相器 控制 电路 输出 驱动 在大容量的存储体中，在大容量的存储体中， 通常将存储单元组织成通常将存储单元组织成 矩阵的形式。这样做可矩阵的形式。这样做可 以节省译码和驱动电路以节省译码和驱动电路 存储体存储体 每个存储单元具有一个唯一的地址，可每个存储单元具有一个唯一的地

9、址，可 存储存储1位（位片结构）或多位（字片结位（位片结构）或多位（字片结 构）二进制数据构）二进制数据 存储容量与地址、数据线个数有关：存储容量与地址、数据线个数有关： 芯片的存储容量芯片的存储容量2MN 存储单元数存储单元数存储单元的位数存储单元的位数 M：芯片的：芯片的地址线根数地址线根数 N：芯片的：芯片的数据线根数数据线根数 地址译码方式地址译码方式 译译 码码 器器 A5 A4 A3 A2 A1 A0 63 0 1 存储单元存储单元 64个单元个单元 行行 译译 码码 A2 A1 A0 7 1 0 列译码列译码 A3A4A5 017 64个单元个单元 单译码双译码 对存储体的译码有

10、两种方式：对存储体的译码有两种方式： 单译码结构：字线选择所有位；单译码结构：字线选择所有位； 双译码结构：通过双译码结构：通过行列地址线行列地址线来选择存储单元来选择存储单元 双译码可以减少选择线的数目，从而简化芯片设计双译码可以减少选择线的数目，从而简化芯片设计 主要采用的译码结构主要采用的译码结构 地址译码方式（续）地址译码方式（续） 在上图中，存储单元可以是一位，也可以是多位。如果是多在上图中，存储单元可以是一位，也可以是多位。如果是多 位，则可以将多位并起来。位，则可以将多位并起来。 单译码：单译码：16个个4位的存储单元位的存储单元 双译码：双译码：1024个存储单元个存储单元 一

11、个实际的例子一个实际的例子-Intel 2114 Intel 2114是一个是一个1K4位的位的SRAM。其外。其外 部引脚图如图部引脚图如图6-8所示。所示。 存储容量为存储容量为10244位位 18个个引脚：引脚： 10根地址线根地址线A9A0 4根数据线根数据线I/O4I/O1： ：相当 相当 于于D0D3 片选片选CS* 读写读写WE*：当其为低电平时，：当其为低电平时， 写入数据；为高电平时，读写入数据；为高电平时，读 出数据；出数据； 1 2 3 4 5 6 7 8 9 18 17 16 15 14 13 12 11 10 Vcc A7 A8 A9 I/O1 I/O2 I/O3 I

12、/O4 WE* A6 A5 A4 A3 A0 A1 A2 CS* GND SRAM2114与与CPU的连接的连接 存储容量为存储容量为10244，即其有，即其有1024个单元，每个单元个单元，每个单元4位；位； 因此，选中这因此，选中这1024个单元需要个单元需要10根地址线根地址线A0A9。 6.2.3 RAM与与CPU的连接的连接 在将在将RAM与与CPU连接时，主要连接以下三连接时，主要连接以下三 个部分的信号线：个部分的信号线： 数据线数据线 地址线地址线 读写控制线读写控制线 6.2.3 RAM与与CPU的连接（续的连接（续1） 存储芯片与存储芯片与CPU总线的连接，还要考虑以总线的

13、连接，还要考虑以 下方面的问题：下方面的问题： CPU的总线驱动能力有限，因此应考虑的总线驱动能力有限，因此应考虑CPU 能否带动总线上包括存储器在内的连接器件。能否带动总线上包括存储器在内的连接器件。 必要时就要加上缓冲器。必要时就要加上缓冲器。 CPU能否与存储器的存取速度相配合。如果能否与存储器的存取速度相配合。如果 不能满足，可以考虑更换芯片，或在总线周不能满足，可以考虑更换芯片，或在总线周 期中插入等待状态期中插入等待状态TW 1. 存储芯片容量的扩充存储芯片容量的扩充 当进行存储器组织时，所给芯片的容量往往与当进行存储器组织时，所给芯片的容量往往与 需要不同，如数据的位数不够，或总

14、的容量不需要不同，如数据的位数不够，或总的容量不 足，此时就必须进行容量扩充。足，此时就必须进行容量扩充。 若芯片的数据线不足若芯片的数据线不足8根：根： 一次不能从一个芯片中访问到一次不能从一个芯片中访问到8位数据，此时应利用位数据，此时应利用 多个芯片扩充数据位；多个芯片扩充数据位； 这个扩充方式简称这个扩充方式简称“” 而如果总的容量不足而如果总的容量不足 则需利用多个存储芯片扩充容量，用存储芯片的片则需利用多个存储芯片扩充容量，用存储芯片的片 选端对多个存储芯片（组）进行寻址；选端对多个存储芯片（组）进行寻址； 这种扩充简称为这种扩充简称为“”或或“” 演示 演示 2. 1KB RAM

15、的连接的连接 RAM芯片有芯片有1位、位、4位、位、8位等不同的结构。位等不同的结构。 在构成在构成1KB RAM时，可以选择不同的芯时，可以选择不同的芯 片，因此有就有不同的连接。片，因此有就有不同的连接。 采用采用1K1位的位的RAM 位扩展位扩展 2. 1KB RAM的连接的连接 采用采用2564位的位的RAM 既有字扩既有字扩 展，也有展，也有 位扩展位扩展 两种连接方式的比较：两种连接方式的比较： 这两种连接方式虽然都可以构成这两种连接方式虽然都可以构成1KB RAM，但两者有以下，但两者有以下 区别：区别： 从连接的负载来看：从连接的负载来看： 前一种连接每条地址线有前一种连接每条

16、地址线有8个负载（个负载（8片片RAM），而每根数据线只），而每根数据线只 连接一个负载；连接一个负载； 后一种连接后一种连接A0A7每根地址线也是连接每根地址线也是连接8个负载，而每根数据线个负载，而每根数据线 连接连接4个负载；个负载； 因此，从负载的角度来说，前一种比后一种好。因此，从负载的角度来说，前一种比后一种好。 从芯片的封装来看：从芯片的封装来看： 一般而言，芯片封装的引脚越多，则合格率越低；一般而言，芯片封装的引脚越多，则合格率越低； 前一种每个芯片的地址数据线有前一种每个芯片的地址数据线有11根，而后一个有根，而后一个有12根；根； 因此，从芯片的封装角度来说，也是前一种比后

17、一种好；因此，从芯片的封装角度来说，也是前一种比后一种好； 所以，现代的所以，现代的RAM基本上都是按位封装的。基本上都是按位封装的。 2. 1KB RAM的连接的连接 思考：思考： 如果采用如果采用Intel 2114，则如何构成，则如何构成1KB RAM？ 如果所用的芯片的容量为如果所用的芯片的容量为1288位，则又位，则又 如何构成如何构成1KB RAM？ 图示 图示 3. 2KB RAM的连接的连接 采用采用Intel 2114，构成，构成2KB RAM的连接结构图如的连接结构图如 下所示：下所示： A9A0 CS OE 2114 WE D7D0 A9A0 CS OE 2114 WE

18、D7D0 A9A0 CS OE 2114 WE D7D0 A9A0 CS OE 2114 WE D7D0 A10A15 A9A0 D7D0 WE RD 6：64 译码器 63 1 0 3. 存储芯片地址线的连接存储芯片地址线的连接 芯片的地址线通常应全部与系统的低位地址总线芯片的地址线通常应全部与系统的低位地址总线 相连相连 寻址时，这部分地址的译码是在存储芯片内完成寻址时，这部分地址的译码是在存储芯片内完成 的，我们称为的，我们称为“片内译码片内译码”，如，如2114的的1K片内地片内地 址址 000H 001H 002H 3FDH 3FEH 3FFH 全全0 全全1 0000 0001 0

19、010 1101 1110 1111 范围（范围（16进制）进制）A9A0 3. 存储芯片片选端的译码存储芯片片选端的译码 而如果存储系统利用多个存储芯片扩充容量而如果存储系统利用多个存储芯片扩充容量，也也 就是进行就是进行“字扩充字扩充”时，它扩充了存储器地址范时，它扩充了存储器地址范 围，此时需要利用存储芯片的片选端对多个存储围，此时需要利用存储芯片的片选端对多个存储 芯片（组）进行寻址；芯片（组）进行寻址； 这个寻址方法，主要通过将存储芯片的片选端与这个寻址方法，主要通过将存储芯片的片选端与 系统的高位地址线相关联来实现，如下图所示：系统的高位地址线相关联来实现，如下图所示： 片选端片选

20、端 D7D0 A19A10 A9A0 10248 A9A0D7D0 CE 10248 A9A0D7D0 CE 译码器 0000000001 0000000000 3. 存储芯片片选端的译码存储芯片片选端的译码 系统的高位地址线与存储芯片的片选端相系统的高位地址线与存储芯片的片选端相 连时，有以下几种译码方式：连时，有以下几种译码方式： 全译码全译码 部分译码部分译码 线性译码线性译码 （1） 全译码全译码 所有的系统地址线均参与对存储单元的所有的系统地址线均参与对存储单元的 译码寻址译码寻址 包括低位地址线对芯片内各存储单元的包括低位地址线对芯片内各存储单元的 译码寻址（片内译码），高位地址线

21、对译码寻址（片内译码），高位地址线对 存储芯片的译码寻址（片选译码）存储芯片的译码寻址（片选译码） 采用全译码，采用全译码，每个存储单元的地址都是每个存储单元的地址都是 唯一的，唯一的，不存在地址重复不存在地址重复 译码电路可能比较复杂、连线也较多译码电路可能比较复杂、连线也较多 全译码示例全译码示例 A15 A14 A13 A16 C B A E3 LS138 2764 A19 A18 A17 A12A0 CEY6 E2 E1 IO/M 1C000H 1DFFFH 全全0 全全1 0 0 0 1 1 1 0 0 0 0 1 1 1 0 地址范围地址范围A12A0A19A18A17A16A15

22、A14 A13 （2） 部分译码部分译码 只有部分（高位）地址线参与对存储只有部分（高位）地址线参与对存储 芯片的译码芯片的译码 每个存储单元将对应多个地址每个存储单元将对应多个地址（地址（地址 重复），需要选取一个可用地址重复），需要选取一个可用地址 可简化译码电路的设计可简化译码电路的设计 但系统的部分地址空间将被浪费但系统的部分地址空间将被浪费 部分译码示例部分译码示例 138 A17 A16 A11A0 A14 A13 A12(4)(3)(2)(1) 2732273227322732 C B A E3 E2 E1IO/M CECECECE Y0 Y1 Y2 Y3 A19 A15A14

23、A12A11A0可用地址可用地址 1 2 3 4 10 10 10 10 000 001 010 011 全全0全全1 全全0全全1 全全0全全1 全全0全全1 20000H20FFFH 21000H21FFFH 22000H22FFFH 23000H23FFFH （3） 线选译码线选译码 只用少数几根高位地址线进行芯片的只用少数几根高位地址线进行芯片的 译码，且每根负责选中一个芯片（组）译码，且每根负责选中一个芯片（组） 虽构成简单，但地址空间严重浪费虽构成简单，但地址空间严重浪费 必然会出现地址重复必然会出现地址重复 一个存储地址会对应多个存储单元一个存储地址会对应多个存储单元 多个存储单

24、元共用的存储地址不应使多个存储单元共用的存储地址不应使 用用 线选译码示例线选译码示例 A14 A12A0 A13 (1) 2764 (2) 2764 CECE A19A19A15A15A14 A13A12A0一个可用地址一个可用地址 1 2 1 0 0 1 全全0全全1 全全0全全1 04000H05FFFH 02000H03FFFH 切记： A14 A1300的情况不能出现 00000H01FFFH的地址不可使用 地址重复地址重复 一个存储单元具有多个存储地址的现象一个存储单元具有多个存储地址的现象 原因：有些高位地址线没有用、可任意原因：有些高位地址线没有用、可任意 使用地址：出现地址重

25、复时，常选取其使用地址：出现地址重复时，常选取其 中既好用、又不冲突的一个中既好用、又不冲突的一个“可用地址可用地址” 选取的原则：高位地址全为选取的原则：高位地址全为0的地址（先的地址（先 考虑片内，再考虑考虑片内，再考虑“选片选片”） 片选端译码小结片选端译码小结 存储芯片的片选控制端可以被看作是一存储芯片的片选控制端可以被看作是一 根最高位地址线根最高位地址线 在系统中，主要与地址发生联系：包括在系统中，主要与地址发生联系：包括 地址空间的选择地址空间的选择（接系统的（接系统的IO/M*信号）信号） 和和高位地址的译码选择高位地址的译码选择（与系统的高位（与系统的高位 地址线相关联）地址

26、线相关联） 对一些存储芯片通过片选无效可关闭内对一些存储芯片通过片选无效可关闭内 部的输出驱动机制，起到降低功耗的作部的输出驱动机制，起到降低功耗的作 用用 4. 存储器的读周期存储器的读周期 存取时间是存储器的一个重要指标。存储器读周存取时间是存储器的一个重要指标。存储器读周 期的典型波型如下图所示（期的典型波型如下图所示（Intel 2114）：）： 数据数据 地址地址 TCXTODT TOHA TRC TA TCO DOUT WE CS TRC：读取周期读取周期 两次读取存储器所允许的最小时两次读取存储器所允许的最小时 间间隔间间隔 有效地址维持的时间有效地址维持的时间 TA：读取时间读

27、取时间 给出地址到数据稳定给出地址到数据稳定 出现在外部总线上的出现在外部总线上的 时间时间 其它：其它： TCO：片选到输出片选到输出 稳定稳定 TCX：片选到输出片选到输出 有效有效 TOTD：从断开片选从断开片选 到输出变为三态到输出变为三态 TOHA：地址改变后地址改变后 的维持时间的维持时间 4. 存储器的读周期（续存储器的读周期（续1） 存储器的读取周期必备的两个条件：存储器的读取周期必备的两个条件： 地址有效经地址有效经TA时间；时间； 片选有效经过片选有效经过TCO时间；时间； 只有在这两个条件都满足时，数据的输出才稳定；只有在这两个条件都满足时，数据的输出才稳定； 反之，如果

28、反之，如果TRC过短，而过短，而TCO太长，则数据无法稳定太长，则数据无法稳定 地出现在地出现在DB上，造成数据无法正确读取；上，造成数据无法正确读取； 数据数据 地址地址 TCXTODT TOHA TRC TA TCO DOUT WE CS 4. 存储器的读周期（续存储器的读周期（续2） 以以2114-2为例，其为例，其 ns， CPU存储器读时序如图存储器读时序如图6-17 所示。所示。 为了输出地址的准备时间为为了输出地址的准备时间为 。 发出地址到数据稳定出现发出地址到数据稳定出现 的时间为：的时间为： 而在而在8088CPU中，中，CPU读数读数 据是在据是在T4时刻，而为了保证时刻

29、，而为了保证 读入的数据的稳定，会提前读入的数据的稳定，会提前 TDVCL（约（约30ns）读。）读。 CPU开始读数的时间为：开始读数的时间为： s 开始读的时间开始读的时间数据已稳定数据已稳定 出现的时间，即可以很好地配出现的时间，即可以很好地配 合。合。 SRAM 2114的写周期的写周期 TWC TWR TAW 数据数据 地址地址 TDTW TW DOUT DIN TDWTDH WE CS TWC写入周期写入周期 两次写入存储器所允许的最小时间间两次写入存储器所允许的最小时间间 隔隔 有效地址维持的时间有效地址维持的时间 TW写入时间写入时间 从写入命令发出到数据进入存储单元的时从写入

30、命令发出到数据进入存储单元的时 间间 写信号有效时间写信号有效时间 TAW：地址有效后到：地址有效后到WE*有效的延有效的延 迟时间。以避免当迟时间。以避免当WE*有效时地有效时地 址还在改变造成误写入。址还在改变造成误写入。 TWR：数据写入后，应撤消：数据写入后，应撤消WE*、 CS*，再撤消地址信号，以避免，再撤消地址信号，以避免 误写入。误写入。 6.2.4 动态动态RAM 存储器存储器2164A 存储容量为存储容量为64K1 16个个引脚：引脚： 8根地址线根地址线A7A0（ ） 1根数据输入线根数据输入线DIN 1根数据输出线根数据输出线DOUT 行地址选通行地址选通 列地址选通列

31、地址选通 读写控制读写控制WE* 电源线电源线VDD 地线地线VSS N/C DIN WE* RAS* A0 A2 A1 VDD VSS CAS* DOUT A6 A3 A4 A5 A7 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 注：注：2164A没有专门的片选信号。没有专门的片选信号。 当当RAS*信号有效时，即认为是片信号有效时，即认为是片 选信号。选信号。 DRAM 2164A的内部结构的内部结构 128128 存储矩阵 128读出放大器 1/2(1/128 列译码器) 128读出放大器 128128 存储矩阵 1/128行 译码器 1/128行 译码

32、器 128128 存储矩阵 128读出放大器 1/2(1/128 列译码器) 128读出放大器 128128 存储矩阵 A0 A1 A2 A3 A4 A5 A6 A7 8位 地址 锁存器 1/4 I/O 门 输出 缓冲器 VDD VSS 行时钟 缓冲器 列时钟 缓冲器 写允许 时 钟 缓冲器 数据输入 缓冲器 RAS CAS WE DIN DOUT 2164内部共有内部共有4个个128128的存储矩阵的存储矩阵 构成。每个构成。每个128128的存储矩阵有的存储矩阵有7条条 行地址和行地址和7条列地址线进行选择。条列地址线进行选择。 当给定一个当给定一个16位地址时，行地址的低位地址时，行地址

33、的低7位位(RA6RA0)从每个矩阵中选择一行，列从每个矩阵中选择一行，列 地址的低地址的低7位位(CA6CA0)从每个矩阵中选择一列，每个矩阵中被选择的行和被选择从每个矩阵中选择一列，每个矩阵中被选择的行和被选择 的列交汇处的单元被选中，最后由的列交汇处的单元被选中，最后由4选选1 I0门从门从4个矩阵的被选单元中选定一个个矩阵的被选单元中选定一个 (由由RA7和和CA7控制控制)，进行读或写。，进行读或写。 DRAM 2164的读周期的读周期 DOUT 地址地址 TCAC TRAC TCAH TASC TASR TRAH TCASTRCD TRAS TRC 行地址行地址列地址列地址 WE

34、CAS RAS 存储地址需要分两批传送存储地址需要分两批传送 行地址选通信号行地址选通信号RAS*有效，开始传送行地址有效，开始传送行地址 随后，列地址选通信号随后，列地址选通信号CAS*有效，传送列地址，有效，传送列地址，CAS*相当于片选信号相当于片选信号 读写信号读写信号WE*读有效读有效 数据从数据从DOUT引脚输出引脚输出 TRC:RAS有效到数有效到数 据读取时间据读取时间 TRAS:RAS保持时间保持时间 TRCD:RAS与与CAS 信号间隔时间信号间隔时间 TASR:行地址领先于行地址领先于 RAS的时间的时间 TRAH:行地址在行地址在RAS 后的保持时间后的保持时间 TCA

35、H:列地址在列地址在CAS 后的保持时间后的保持时间 DRAM 2164的写周期的写周期 TWCS TDS 列地址列地址行地址行地址地址地址 TDH TWR TCAH TASCTASR TRAH TCASTRCD TRC TRAS DIN WE CAS RAS 存储地址需要分两批传送存储地址需要分两批传送 行地址选通信号行地址选通信号RAS*有效，开始传送行地址有效，开始传送行地址 随后，列地址选通信号随后，列地址选通信号CAS*有效，传送列地址有效，传送列地址 读写信号读写信号WE*写有效写有效 数据从数据从DIN引脚进入存储单元引脚进入存储单元 DRAM 2164的读修改写周期的读修改写周

36、期 TWCS TDS 列地址列地址地址地址 TWR TCAH TASCTASR TRAH TCASTRCD TRC TRAS TDH DIN WE CAS RAS TRAC DRAM 2164的刷新的刷新 TRC TCRP TRAS 高阻高阻 TASRTRAH 行地址行地址地址地址 DIN CAS RAS 采用采用“仅行地址有效仅行地址有效”方法刷新方法刷新 行地址选通行地址选通RAS*有效，传送行地址有效，传送行地址 列地址选通列地址选通CAS*无效，没有列地址无效，没有列地址 芯片内部实现一行存储单元的刷新芯片内部实现一行存储单元的刷新 没有数据输入输出没有数据输入输出 存储系统中所有芯片

37、同时进行刷新存储系统中所有芯片同时进行刷新 DRAM必须每隔固定时间就刷新必须每隔固定时间就刷新 6.3 几种新型的几种新型的RAM EDO RAM：扩展数据输出：扩展数据输出 ； 同步同步DRAM（Synchronous DRAM，简称，简称 SDRAM）：）： 6.3 几种新型的几种新型的RAM Rambus DRAM：突发存取的高速动态：突发存取的高速动态 存储器存储器 或或1.6 GBps） 6.3 几种新型的几种新型的RAM DDR SDRAM： 在每个时钟的上升、下降沿时均可读写，故速 度是普通SDRAM的双倍 数据带宽：每秒传输的最大数据量。如DDR 400，其系统总线频率为20

38、0MHz，则带宽为： 6.4 只读存储器只读存储器-（1） 掩膜式只读存储器掩膜式只读存储器 MROM的内容是由生产厂家按用户要求在芯片的 生产过程中写入的，写入后不能修改。 V D D 字 线 0 字 线 1 字 线 2 字 线 3 位 线 1 位 线 2 位 线 3 位 线 4 D 3 D2 D1 D0 A 0 A 1 字 线 地 址 译 码 器 字 线 4 掩膜掩膜ROM 的内容的内容 复合译码结构电路复合译码结构电路 1 2 32 I/O A5 A6 A7 A8 A9 1 2 32 A0 A1 A2 A3 A4 X 地 址 译 码 器 Y 地址译码器 （2） EPROM（可擦除可编程（

39、可擦除可编程ROM） 顶部开有一个圆形的石英窗口，用于紫外线透顶部开有一个圆形的石英窗口，用于紫外线透 过擦除原有信息过擦除原有信息 一般使用专门的编程器（烧写器）进行编程，一般使用专门的编程器（烧写器）进行编程， 编程后，应该贴上不透光封条编程后，应该贴上不透光封条 出厂未编程前，每个基本存储单元都是信息出厂未编程前，每个基本存储单元都是信息1， 编程就是将某些单元写入信息编程就是将某些单元写入信息0 EPROM基本存储电路基本存储电路 源 N + N+ 漏 基片 SiO 2 浮栅控制栅 EPROM芯片芯片2716 存储容量为存储容量为2K8 24个个引脚：引脚： 11根地址线根地址线A10A0 8根数据线根数据线DO7DO0 片选片选/编程编程CE*/PGM 读写读写OE* 编程电压编程电压VPP VDD A8 A9 VPP OE* A10 CE*/PGM DO7 DO6 DO5 DO4 DO3 1 2 3 4 5 6 7 8