宽带信号的采集与产生电路设计与实现

1、-范文最新推荐- 宽带信号的采集与产生电路设计与实现 摘要高速ADC和DAC技术的发展，为宽带雷达、超宽带雷达信号的采集与产生带来了可能。本课题针对20MHz宽带信号采集和产生的需要，选用TI公司的ADC芯片ADS6445和ANOLOG DEVICES公司的DAC芯片AD9781设计ADC和DAC电路，选用Xilinx公司的Virtex5系列FPGA设计相关接口电路、数字下变频（DDC）电路和数字频率合成（DDS）电路。实现了30MHz中心频率20MHz带宽线性调频信号的产生；实现了30MHz中心频率20MHz带宽信号的采样、滤波和抽取。实测结果验证了所设计电路的正确性。11881关键词：AD

2、C，DAC，源同步接口技术，数字下变频技术，直接数字频率合成毕业设计论文外文摘要TitleThe design and realization of the acquisition and generation circuitof the wideband signalAbstractWith the rapid development of ADC and DAC, the acquisition and generation of wide band radar signal and ultra-wide band radar (UWB radar) signal become possi

3、ble. In this paper, ADC chip ADS6445 from TI corporation and DAC chip AD9781 from ADI corporation are adopted to meet the requirement of the acquisition and generation of 4MHz bandwidth signal. And Virtex-5 FPGA from Xilinx corporation is chosen to design interface circuit, digital down converter (D

4、DC) circuit, Digital Frequency Synthesizer (DDS) circuit. 30MHz center frequency 20MHz bandwidth linear frequency modulation signal is generated, and 30MHz center frequency 20MHz bandwidth signal is sampled, filtered and decimated. Finally, The experimental results verify the correctness of the circ

5、uit design.Keyword: ADC, DAC, Source-synchronous interface technique, DDC, DDS目录1绪论11.1 本课题的研究背景和意义11.2 国内外研究动态11.3 本文的主要工作2 随着技术的发展，数字系统以其进度高、抗干扰能力强、系统稳定性好等一系列模拟系统无法比拟的优点，正逐渐在很多领域取代模拟系统。在数字信号处理过程中，采样作为重要的一步，将直接影响到后续数字信号的处理的结果。宽带雷达的频带宽，所以对其采样的采样率就要求很高。宽带信号的高速采集与产生电路的核心又在ADC、数字下变频和DAC，其中涉及输入输出信号阻抗、带宽

6、、动态范围的合理选择。1.2 国内外研究动态1.3 本文的主要工作本文的工作内容包括宽带信号的高速采集于产生电路设计与实现，具体包括：ADC接口电路设计、数字下变频电路设计、DAC接口电路设计和直接数字频率合成电路设计。所设计电路的主要特点：高速宽带数据采样，ADC芯片与FPGA之间采用源同步接口技术，确保高速串行数据稳定可靠地传输，30MHz中心频率20MHz带宽线性调频信号产生。本文主要由以下几个部分构成：第一部分绪论，主要阐述了本课题的研究意义和项目背景并对本文的结构进行说明。第二部分基本理论知识，主要介绍了本课题研究中所使用到的信号采集和产生相关主要理论知识。第三部分简单介绍了本设计所

7、基于的硬件平台和主要硬件电路。第四部分完成信号采集与产生电路接口电路、数字下变频电路和直接数字频率发生器的设计，并完成相关调试。2 宽带信号采集与产生相关理论宽带信号的采集与产生其实包括两个方面：一、宽带信号的采集，二、宽带信号的产生。其中宽带信号的采集包含AD转换和数字下变频，宽带信号的产生则一般通过直接数字频率合成技术实现。本章主要介绍宽带信号采集与产生相关的主要理论，包括：数据采集原理、信号抽取、数字下变频、数字滤波器的设计和直接数字频率合成技术（DDS）等。 带通采样定理描述如下:设一个带限信号x(t)，其频带限制在(fL,fH)内，如果其采样速率fS满足:(2.2)其中n为整数，取值

8、区间为 ，N为 的整数部分。则采样后的信号的频谱不会发生混叠，即可以利用采样后的信号无失真地恢复得到原信号。2.2 ADC种类及应用环境当今的数据转换器的区别已不仅仅体现在分辨率和速度（采样率）上，还体现在以下方面：AC和DC性能、耗电性能、一体化度、使用的容易性、价格和卖家的声誉等。根据结构特点，一般将ADC分位三种类型：型、逐次逼近型（SAR）和流水线型（Pipelined ADC）。其中 型主要用于精确工业测量、声音频带和声音应用；SAR型在数据捕获应用方面占主导地位，另外在仪器仪表、工业控制、谱分析、医学成像等方面也有重要应用；流水线型ADC则在宽带多通道通信接收机、谱分析、医学成像、

9、电子显示和雷达上有着重要应用。SAR型原理图如图 2.2所示。初始时刻，SAR最高位为1，经过DAC变换后，与模拟输入比较，如果DAC的输出比SHA输出大，则将SAR最高位置0，否则改为保持不变；然后不管怎样，次高位置1；如此一直比较，直到最低位确定。图 2.2 SAR型ADC原理图带有纠错功能的流水线型原理图如图 2.3所示。在这种结构中，每级对数据处理半个采样时钟周期，然后把它剩余部分作为下一级的输入。级间的跟踪和保持起着模拟延迟线的作用，这样通过时钟的设置，当第一级转换完成后，它进入保持状态，这给内部的SADC、ADAC和放大器等更多的处理时间，这使流水线型转换器相对于非流水线型可以工作

10、在一个更高的整体采样率上。 为第一类零阶贝塞尔函数， 为可调参数，取决于滤波器带内波动。2.5 直接数字频率合成（DDS）原理DDS的基本结构主要有相位累加器、相位调制器、正弦波数据表（ROM）、D/A转换器等构成。其原理图如图 2.5所示，预先在波形存储器（ROM）中存入所要求产生的波形的抽样值（二进制编码）。在参考时钟 clock 的控制下，相位累加器对频率控制字fword进行线性累加，再与相位字pword相加得到相位码。将每次得到的相位码作为相位取样地址对波形存储器（ROM）寻址，得到离散的幅度编码，经过 D/A 转换器将数字信号转换成模拟信号输出。相位累加器的位数应该不小于ROM地址的

11、位数，当相位累加器的位数等于ROM的地址位数时，直接将累加器的输出作为ROM地址就可以了；当累加器的位数大于ROM地址位数时，应该按ROM地址位数从累加器输出中按高位到低位的顺序截取相应的位数作为ROM的地址。当相位累加器加满量时就会产生一次溢出，这样就完成了一个周期，这个周期也就是DDS输出信号的一个周期。那么可得输出频率：其中N为累加器位数，B为频率控制字fword， 为系统时钟。由此可知，改变波形存储器（ROM）内容可以改变输出波形类型，改变频率字fword和参考时钟clock可以改变输出信号频率，而改变相位字pword可以改变输出波形初始相位。图 2.5 DDS原理框图3 宽带信号采集

12、与产生电路硬件电路宽带信号采集与产生电路主要包括ADC芯片、DAC芯片、FPGA管脚分配、FPGA的配置电路，另外为了使系统能正常工作，还需要电源转换电路、时钟管理芯片。宽带信号采集与产生电路原理框图如图 3.1所示。图 3.1宽带信号采集与产生电路原理框图 图 3.3 DAC芯片AD9781内部结构示意图3.3 时钟电路在本设计中，需要提供时钟的芯片有ADC芯片ADS6445、DAC芯片AD9781、FPGA SC3S50AN和FPGA XCV5LX155T。时钟源通过时钟驱动器CDCVF2505接入时钟管理芯片AD9516接入时钟管理芯片AD9516，同时时钟驱动器还分别给FPGA SC3

13、S50AN和FPGA XCV5LX155T提供单端时钟。 DAC芯片的工作时钟由时钟管理芯片AD9516提供，信号形式为LVPECL电平。ADC芯片ADS6445的采样时钟则由FPGA XCV5L155T提供，信号形式为LVDS电平。本设计中时钟分配示意图如图 3.4所示。图 3.4宽带信号采集与产生电路时钟供给示意图3.4 FPGA配置电路FPGA一般比特流文件存放在PROM或者Flash中，每次上电时都要加载比特流文件到FPGA内部存储器，从而实现程序相应的功能。本设计中使用了Spartan3An系列和Virtex5系列两款Xilinx系列的FPGA。其中Spartan3An系列FPGA(

14、SC3S50AN)在芯片内部集成了Flash存储器，不需要额外提供配置电路。Virtex5系列FPGA内部则没有集成存储器，因此需要提供额外的配置电路。本设计中使用的Virtex5系列FPGA型号为XC5VLX155T，其配置所需的比特流大小有43Mb左右，因此可以选用两片32Mb的PROM XCF32P作为外围存储器来存放配置文件的比特流。在本设计中，使用了两片不同型号的FPGA，在设计FPGA配置电路时采用菊花链形式，如图 3.5所示。 JTAG输出信号TDI先通过Spartan3An系列FPGA的数据输入端TDI，输出端TDO接到配置芯片XCF32P_1的数据输入端TDI，同时XCF32P_1的输出端TDO接到配置芯片XCF32P_0的输入端TDI，同时XCF32P_0的输出端TDO接Virtex5系列FPGA的数据输入端TDI，Virt