60进制加法器课设报告

1、电子技术基础实验课程设计60进制计数器 班级：电自1418姓名：刘承洋 学号：2014305070332摘 要本设计是电自1418班刘承洋以集成计数器74LS61和555定时器为核心设计的60进制计数器。由555定时器构成的多谐振荡器能够自行产生矩形脉冲信号，将调整周期后的矩形脉冲传送给74LS161，74LS161接收信号后，内部触发器进行相应翻转，从而实现计数目的。系统设计包括：由多谐振荡器构成的信号电路、74LS161计数电路以及七段数码管显示电路。整个设计采用Multisim仿真软件调试。关 键 词：多谐振荡器，集成计数器74LS161，Multisim 仿真目录摘 要I第一章 绪论-

2、 1 -1.1 实验目的- 1 -1.2 预习要求- 1 -1.3 实验内容- 1 -第二章 元器件介绍- 2 -2.1 集成计数器74LS161介绍- 2 -2.1.1 74LS161的管脚介绍- 2 -2.1.2 74LS161功能表介绍- 2 -2.1.3 74LS161逻辑功能验证- 3 -2.2555集成定时器介绍- 4 -2.2.1 555 定时器结构和功能- 4 -2.2.2 74LS161的管脚介绍- 5 -第三章 设计方案- 6 -3.1 设计原理- 6 -3.2 设计步骤- 6 -3.2.1 多谐振荡器设计- 6 -3.2.2 低位计数片（个位）设计- 7 -3.2.3 高

3、位计数片（十位）设计- 8 -3.2.4 合成60进制计数器- 9 -3.2.5 理论分析- 9 -第一章 绪论1.1 实验目的（1） 熟悉各种中规模集成计数器的引脚图和逻辑功能（以74LS161作为重点，其他了解）。（2） 熟悉555集成定时器的电路结构、工作原理及其特点。（3） 熟悉555集成定时器芯片的引脚图。（4） 掌握集成计数器74LS161扩展应用及555集成定时器的典型应用。（5） 利用多谐振荡器和集成计数器74LS161构成六十进制计数器。1.2 预习要求（1） 阅读数字电子技术基础相关内容，了解集成计数器和555集成定时器的原理及功能。（2） 熟悉集成计数器74LS161和5

4、55集成定时器的引脚图和功能表。（3） 学习74LS161扩展应用的方法和555集成计数器的典型应用。（4） 阅读本实验的实验原理和实验方法。1.3 实验内容（1） 集成计数器74LS161逻辑功能验证。（2） 用555集成定时器构成多谐振荡器。（3） 用多谐振荡器和两片74LS161利用置数清零法设计60进制计数器。第二章 元器件介绍2.1 集成计数器74LS161介绍2.1.1 74LS161的管脚介绍74LS161是4位二进制同步加法计数器。集成芯片74LS161的是异步清零端，D是异步预置数控制端，、D低电平有效。CP是时钟脉冲输入端，RCO是进位输出端，EP、ET是计数使能端，高电平

5、有效。D0、D1、D2、D3是数据输入端，Q0、Q1、Q2、Q3是数据输出端。时钟脉冲每正跳变一次，计数器内个触发器就同时翻转一次，74LS161完成一次计数。管脚排列图如图2.1.1.1所示。进位输出端输出端输入端控制端置数端清零端脉冲输入端图2.1.1.1 74LS161管脚排列图2.1.2 74LS161功能表介绍表2.1.2.1是74LS161的功能表，由表可知，74161具有以下功能：（1） 异步清零。当CLR=0时，无论其他各输入端的状态如何，计数器均被直接置“0”。（2） 同步预置数。当CLR=1、LOAD=0且在CP上升沿作用时，计数器将ABCD同时置入QAQBQCQD,使QA

6、QBQCQD=ABCD。（3） 保持（禁止）。CLR=LOAD=1且ENPENT=0时，无论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）。（4） 计数。CLR=LOAD=ENP=ENT=1时，74161处于计数状态。表2.1.2.1 74LS161逻辑功能表输入输出CLRLOADENPENTCLKDCBAQDQCQBQA0*000010*DCBADCBA11*0*保持110*保持1111*计数2.1.3 74LS161逻辑功能验证 （1）在图2.1.3.1所示模块上将74LS161脚1、3、4、5、6、7、9、10（即、D0、D1、D2、D3、D、EP、ET脚）与输入电平控制开关

7、S0S7分别相连，16脚接+5V电源，8脚与GND相连，11、12、13、14、15脚（Q0、Q1、Q2、Q3、RCO）与输出状态二极管L0L4连接，2脚（CP）与电子技术综合实验箱的单脉冲输出端P1相连。图2.1.3.1 74LS161实验电路板图（2）根据表2.1.2.1所示输入条件，验证74LS161的异步清零、同步并行置数、数据保持和计数等功能。2.2 555集成定时器介绍2.2.1 555 定时器结构和功能555定时器由分压器、压比器C1和C2、基本RS锁存器、放电开关管T和缓冲器G组成，其内部结构如图2.2.1.1所示，其逻辑功能如表2.2.1.1所示。三只5K的电阻串联构成的分压

8、器，为比较器C1、C2提供参考电压。当控制电压端5脚悬空时，比较器C1和C2基准电压分别为2/3VCC和1/3VCC。vI1是比较器C1的信号输入端，称为阈值输入端；vI2是比较器C2的信号输入端，称为触发器的输入端；RD为复位输入端，当RD为低电平时，不管其他输入端的状态如何，输出v0为低电平。因此在正常工作时，应将其接高电平。当vI12/3VCC，vI21/3VCC时，比较器C1输出低电平，比较器C2输出高电平，基本RS触发器被置0,放电三极管T导通，输出端vO为低电平。当vI12/3VCC，vI21/3VCC时，比较器C1输出高电平，比较器C2输出低电平，基本RS触发器被置1,放电三极管

9、T截止，输出端vO为高电平。当vI11/3VCC时，基本RS锁存器R=1，S=1，锁存器状态不变，电路保持原状态不变。当vI12/3VCC，vI21/3VCC时，基本RS锁存器R=0，S=0，比较器C2输出低电平，放电三极管T截止，输出端vO为高电平。图2.2.1.1 555定时器原理电路图表2.2.1.1 555定时器功能表输入输 出阈值输入(vI1)触发输入(vI2)复位(RD)输出()放电管T*00导通11截止10导通1不变不变电源端（8脚）2.2.2 74LS161的管脚介绍接地端（1脚）电压控制端（5脚）触发输入端（2脚）阈值输入端（6脚）放电端（7脚）输出端（3脚）复位端（4脚）电

10、压控制端（5脚）触发输入端（2脚）接地端（1脚）图2.1.1.1 74LS161管脚排列图- 5 -第三章 设计方案3.1 设计原理使用555定时器设计出多谐振荡器，利用多谐振荡器产生的矩形脉冲信号作为计数器的时钟脉冲。根据设计基理可知，计数器初值00，按递增方式计数，增到59时，再自动返回到00。因为N=60，而M=16，所以需要用两片74LS161芯片级联的形式来构成六十进制计数器。与一般级联不同的是两片74LS161中一片控制个位，为十进制；另一片控制十位，为六进制。利用74LS161本身的控制端（完成十进制，在达到1001（即十进制的9）时，给第二个芯片一个脉冲使第二个芯片计数加一，同

11、时第一片清零，这样反复，直到第二片达到0110时第二片自身清零，这样完成一次60的计数，且回到初态，两片74LS161全部清零，继续重复计数。下图为60进制计数器的总体框图。译码显示译码显示74LS161构成的十进制计数器（个位）清零清零74LS161构成的六进制计数器（十位） 进位信号由多谐振荡器产生的脉冲图3.1.1 60进制计数器工作的总体框图3.2 设计步骤3.2.1 多谐振荡器设计图3.2.1.1是由555定时器和外接元件R1、R2、C构成的多谐振荡器。电路接通电源时，电源通过R1、R2向C充电，当UC上升到2/3VCC时，使为低电平，同时555定时器内部的放电三极管T导通，此时电容

12、C通过R2和T放电，UC下降。其周期为T=0.7（R1+2R2）C。3脚输出端，用于连接74LS161脉冲输入端。555定时器图3.2.1.1 多谐振荡器电路原理图3.2.2 低位计数片（个位）设计由74LS161构成10进制计数器，将低位片的CLR、ENP、ENT管脚接于VCC=5V的电压源上，CLK端接到多谐振荡器3脚输出端上，用与非门接到LOAD管脚用于反馈清零，用与门连接灯泡1，作为进位指示灯；对于低位片而言，输出状态从00001001共10个输出状态，当输出状态为1001时会向高位片产生产生一个进位信号，在下一个脉冲信号正跳变时将计数器的输出端置成具体连接电路图如下图所示：个位数显示

13、器多谐振荡器提供脉冲信号进位指示灯个位计数片与门与非门图3.2.2.1 个位计数器电路连接图3.2.3 高位计数片（十位）设计由74161构成6进制计数器，将高位片位片的EP、ET、LOAD管脚接于VCC=5V的电压源上，CLK端接到由多谐振荡器3脚上，用与非门接到CLR管脚用于反馈清零；对于高位片而言，输出状态从00000110共7个输出状态。当输出状态为0110时由于与非门的存在，高位片开始进行反馈清零，此时输出状态会从0110转变到0000，因此0110状态不显示。具体连接电路如下图：多谐振荡器提供脉冲信号十位数显示器十位计数片与非门图3.2.3.1 十位计数器电路连接图3.2.4 合成60进制计数器两片74161串连并采用同步清零法构成60进制计数器，低位片的进位信号连接高位片的ENT、ENP管脚，当低位片的进位信号到来时，高位片开始计数，高、低位片分