试验六Verilog设计分频器计数器电路答案讲解

1、实验六 Verilog 设计分频器 / 计数器电路一、实验目的1、进一步掌握最基本时序电路的实现方法；2、学习分频器 / 计数器时序电路程序的编写方法；3、进一步学习同步和异步时序电路程序的编写方法。二、实验内容1、用 Verilog 设计一个 10 分频的分频器，要求输入为 clock（上升沿有效） ， reset（低电平 复位），输出 clockout 为 4 个 clock 周期的低电平， 4 个 clock 周期的高电平） ，文件命名为 fenpinqi10.v 。2、用 Verilog 设计一异步清零的十进制加法计数器，要求输入为时钟端CLK（上升沿）和异步清除端 CL（R高电平复位

2、） ，输出为进位端 C和 4位计数输出端 Q，文件命名为 couter10.v 。3、用 Verilog 设计 8 位同步二进制加减法计数器，输入为时钟端CLK（上升沿有效）和异步清除端 CLR（低电平有效） ，加减控制端 UPDOWN，当 UPDOWN为 1时执行加法计数，为 0 时执行减法计数；输出为进位端 C和 8 位计数输出端 Q，文件命名为 couter8.v 。4、用 VERILOG设计一可变模数计数器，设计要求：令输入信号M1 和 M0 控制计数模，当M1M0=00 时为模 18 加法计数器； M1M0=01 时为模 4 加法计数器；当 M1M0=10 时为模 12 加法计数器；

3、 M1M0=11 时为模 6 加法计数器， 输入 clk上升沿有效， 文件命名为 mcout5.v 。5、VerilogHDL 设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元 件符号如图所示， CLK是时钟输入端，上升沿有效； ENA 是时钟使能控制输入端，高电平有 效，当 ENA=1 时，时钟 CLK才能输入； CLR是复位输入端，高电平有效，异步清零；Q3.0是计数器低 4 位状态输出端， Q7.0是高 4 位状态输出端； COUT是进位输出端。三、实验步骤实验一：分频器1、 建立工程2、 创建 Verilog HDL 文件3、 输入 10 分频器程序代码并保存4、进行

4、综合编译5、 新建波形文件6、 导入引脚7、 设置信号源并保存8、 生成网表9、 功能仿真10、仿真结果分析由仿真结果可以看出 clockout 输出 5个 clock周期的低电平和 5个 clock的高电平达到 10 分频的效果，设计正确。实验二：十进制加法计数器（异步清零）1、 建立工程2、 创建 Verilog HDL文件3、 输入加法计数器代码并保存4、 进行综合编译5、 新建波形文件6、 导入引脚7、设置信号源并保存8生成网表9功能仿真10、 仿真结果分析由仿真结果可以看出异步清除端 CLR高电平时， 输出 Q清零， CLR低电平则 Q进行 1 到9的计数，超过 9进位端 C为1 ，

5、Q从0 开始重新计数如此循环。因此设计正确。实验三： 8 位同步二进制加减计数器1、建立工程2、创建 Verilog HDL文件3、输入同步 8 位加减法计数器程序代码并保存4、 进行综合编译5新建波形文件6、 导入引脚7、8、设置信号源并保存生成网表9、 功能仿真10、仿真结果分析由仿真波形图可以看出当时钟 clock的上升沿到来时， clr 为低电平时清零， 实现同步复位。当 updown 为低电平时，计数器做减法操作；当 updown 为 低电平时，计数器做加法操作。所以设计正确。实验四：可变模数计数器3、 输入可变模数计数器程序代码并保存1、 建立工程2、 创建 Verilog HDL

6、文件module mcout5_ljj (M1,M0,CLK,out,c,CLR);input M1,M0,CLK,CLR;output c;output5:0out;reg c;reg5:0M,N;reg5:0out;always(posedge CLK or posedge CLR)beginif (CLR)beginout=0;N=0;endelsebeginN=M;case(M1,M0)b00:M=18;b01:M=4;b10:M=12;b11:M=6;endcaseif(N=M)beginif(out=(M-1)beginout=0;c=c;endelsebeginout=out+1

7、;endendelsebeginout=0;c=0;endendendendmodule4、 进行综合编译5、 新建波形文件6、 导入引脚7、 功能仿真11、 仿真结果分析当 M1M0=00 时波形图，此时为模 18 的加法计数器当 M1M0=10 时波形图，此时为模 12 加法计数器当 M1M0=01 时波形图，此时为模 4 加法计数器当 M1M0=01 时波形图，此时为模 6 加法计数器实验五： 2 位十进制计数器1、 建立工程2、 创建 Verilog HDL文件3、输入 2 位十进制计数器程序代码并保存module counter8 (clk,clr,ena,cout,ql,qh); input clk,clr,ena;output cout; output3:0 ql,qh; reg3:0qh,ql; reg cout;always (posedge clk or posedge clr) beginif(clr)beginqh=0;ql=0;cout=0;endelse if(ena)beginql=ql+1;if(ql=b1010)begin ql=0;qh=qh+1; if(qh=b1010) begin qh=0; cout=cout; end e