网络MII接口与详解

1、硬件部分1 MII 接口简介：MII 是英文 Medium Independent Interface 的缩写，翻译成中文是“介质独立接口” ， 该接口一般应用于 MAC 层和 PHY层之间的以太网数据传输， 也可叫数据接口。(MAC 与 PHY 间的管理接口一般是 MDIO )MII 接口的类型有很多，常用的有MII 、RMII、SMII、SSMII、SSSMII、GMII、RGMII、SGMII、TBI、RTBI、XGMII、XAUI、 XLAUI等。下面对它们进行一一介绍。MII 接口TXD(Transmit Data)3:0 ：数据发送信号，共 4 根信号线；RXD(Receive D

2、ata)3:0：数据接收信号，共 4 根信号线；TX_ER(Transmit Error) ： 发送数据错误提示信号，同步于TX_CLK，高电平有效，表示TX_ER有效期内传输的数据无效。对于10Mbps 速率下， TX_ER不起作用；RX_ER(Receive Error)： 接收数据错误提示信号， 同步于 RX_CLK，高电平有效，表示 RX_ER 有效期内传输的数据无效。对于 10Mbps 速率下， RX_ER不起作用；TX_EN(Transmit Enable)： 发送使能信号，只有在 TX_EN有效期内传的数据才有效； RX_DV(Reveive Data Valid：) 接收数据有

3、效信号，作用类型于发送通道的TX_EN；TX_CLK：发送参考时钟， 100Mbps 速率下，时钟频率为 25MHz ，10Mbps 速率下，时钟 频率为 2.5MHz。注意， TX_CLK时钟的方向是从 PHY侧指向 MAC侧的， 因此此时钟是由 PHY 提供的。RX_CLK：接收数据参考时钟， 100Mbps 速率下，时钟频率为 25MHz， 10Mbps 速率下， 时钟频率为 2.5MHz 。RX_CLK也是由 PHY侧提供的。CRS：Carrier Sense，载波侦测信号，不需要同步于参考时钟，只要有数据传输，CRS就有效，另外， CRS只有 PHY在半双工模式下有效；COL： Co

4、llision Detectd，冲突检测信号，不需要同步于参考时钟，只有PHY在半双工模式下有效。MII 接口一共有 16 根线。RMII 接口RMII即 Reduced MII，是 MII 的简化板，连线数量由 MII 的 16根减少为 8 根。TXD1:0：数据发送信号线，数据位宽为 2，是 MII 接口的一半； RXD1:0：数据接收信号线，数据位宽为 2，是 MII 接口的一半； TX_EN(Transmit Enable)：数据发送使能信号，与 MII 接口中的该信号线功能一样； RX_ER(Receive Error：) 数据接收错误提示信号，与MII 接口中的该信号线功能一样；C

5、LK_REF：是由外部时钟源提供的 50MHz 参考时钟，与 MII 接口不同， MII 接口中的接 收时钟和发送时钟是分开的， 而且都是由 PHY芯片提供给 MAC 芯片的。这里需要注意的是， 由于数据接收时钟是由外部晶振提供而不是由载波信号提取的，所以在 PHY 层芯片内的数 据接收部分需要设计一个 FIFO，用来协调两个不同的时钟 ,在发送接收的数据时提供缓冲。 PHY层芯片的发送部分则不需要 FIFO，它直接将接收到的数据发送到MAC 就可以了。CRS_DV：此信号是由 MII 接口中的 RX_DV和 CRS两个信号合并而成。 当介质不空闲时， CRS_DV和 RE_CLK相异步的方式

6、给出。当 CRS比 RX_DV早结束时 (即载波消失而队列中还有 数据要传输时 )，就会出现 CRS_DV在半位元组的边界以 25MHz/2.5MHz 的频率在 0、 1 之间 的来回切换。因此， MAC 能够从 CRS_DV中精确的恢复出 RX_DV和 CRS。在 100Mbps 速率时， TX/RX每个时钟周期采样一个数据；在10Mbps 速率时， TX/RX 每隔 10 个周期采样一个数据， 因而 TX/RX数据需要在数据线上保留 10 个周期，相当于一个数 据发送 10 次。当 PHY层芯片收到有效的载波信号后， CRS_DV信号变为有效， 此时如果 FIFO 中还没有 数据，则它会发

7、送出全 0 的数据给 MAC，然后当 FIFO中填入有效的数据帧，数据帧的开头 是“ 101010-”交叉的前导码，当数据中出现“01”的比特时，代表正式数据传输开始，MAC 芯片检测到这一变化，从而开始接收数据。当外部载波信号消失后， CRS_DV会变为无效， 但如果 FIFO中还有数据要发送时， CRS_DV 在下一周期又会变为有效，然后再无效再有效，直到FIFO 中数据发送完为止。在接收过程中如果出现无效的载波信号或者无效的数据编码，则RX_ER 会变为有效，表示物理层芯片接收出错。SMII 接口SMII即Serial MII ，串行 MII的意思，跟 RMII 相比，连线进一步减少到

8、4根；TXD：发送数据信号，位宽为 1； RXD：接收数据信号，位宽为 1； SYNC：收发数据同步信号，每 10 个时钟周期置 1 次高电平，指示同步。CLK_REF：所有端口共用的一个参考时钟，频率为125MHz，为什么 100Mbps 速率要用125MHz 时钟？因为在每 8 位数据中会插入 2 位控制信号，请看下面介绍。TXD/RXD以 10 比特为一组， 以 SYNC为高电平来指示一组数据的开始， 在 SYNC变高后 的 10 个时钟周期内， TXD 上依次输出的数据是： TXD7:0、 TX_EN、 TX_ER，控制信号的含 义与 MII 接口中的相同； RXD 上依次输出的数据是

9、： RXD7:0、RX_DV、 CRS， RXD7:0的含 义与 RX_DV有关，当 RX_DV为有效时 （高电平 ）， RXD7:0上传输的是物理层接收的数据。当 RX_DV为无效时 （低电平 ）， RXD7:0上传输的是物理层的状态信息数据。见下表：当速率为 10Mbps 时，每一组数据要重复10次，MAC/PHY芯片每 10 个周期采样一次。MAC/PHY芯片在接收到数据后会进行串/并转换。SSMII接口SSMII即 Serial Sync MII，叫串行同步接口， 跟 SMII 接口很类似，只是收发使用独立的参考时钟和同步时钟， 不再像 SMII 那样收发共用参考时钟和同步时钟，传输距

10、离比 SMII 更远。SSSMII接口SSSMII即 Source Sync Serial MII，叫源同步串行 MII 接口， SSSMII与 SSMII 的区别在于参 考时钟和同步时钟的方向， SSMII 的 TX/RX参考时钟和同步时钟都是由 PHY 芯片提供的，而 SSSMII的 TX 参考时钟和同步时钟是由 MAC 芯片提供的， RX 参考时钟和同步时钟是由 PHY 芯片提供的，所以顾名思义叫源同步串行。接收参考时钟 RX_CLK的频率均为 125MHz(1000Mbps/8=125MHz) 。在这里有一点需要特别说明下， 那就是发送参考时钟GTX_CLK，它和 MII 接口中的 T

11、X_CLK是不同的，MII接口中的 TX_CLK是由 PHY芯片提供给 MAC芯片的，而GMII 接口中的 GTX_CLK是由 MAC 芯片提供给 PHY芯片的。两者方向不一样。在实际应用中，绝大多数 GMII 接口都是兼容 MII 接口的，所以，一般的 GMII 接口都有GMII 接口与 MII 接口相比， GMII 的数据宽度由 4 位变为 8 位，GMII 接口中的控制信号如 TX_ER、 TX_EN、RX_ER、RX_DV、CRS和 COL的作用同 MII 接口中的一样，发送参考时钟 GTX_CLK和两个发送参考时钟： TX_CLK和 GTX_CLK两( 者的方向是不一样的，前面已经说

12、过了)，在用作MII 模式时，使用 TX_CLK和 8 根数据线中的 4 根。RGMII接口RGMII 即 Reduced GMII，是 GMII 的简化版本，将接口信号线数量从 24 根减少到 14 根（COL/CRS端口状态指示信号，这里没有画出 ），时钟频率仍旧为 125MHz ，TX/RX数据宽度从 8 为变为 4 位，为了保持 1000Mbps 的传输速率不变， RGMII 接口在时钟的上升沿和下降沿 都采样数据。在参考时钟的上升沿发送 GMII 接口中的 TXD3:0/RXD3:0 ，在参考时钟的下 降沿发送 GMII 接口中的 TXD7:4/RXD7:4 。RGMI同时也兼容 1

13、00Mbps 和10Mbps 两种速率， 此时参考时钟速率分别为 25MHz 和 2.5MHz 。TX_EN信号线上传送 TX_EN和 TX_ER两种信息，在 TX_CLK的上升沿发送 TX_EN，下降 沿发送 TX_ER；同样的， RX_DV信号线上也传送 RX_DV和 RX_ER两种信息，在 RX_CLK的上 升沿发送 RX_DV，下降沿发送 RX_ER。SGMII接口SGMII即 Serial GMII ，串行 GMII，收发各一对差分信号线，时钟频率625MHz ，在时钟信号的上升沿和下降沿均采样，参考时钟RX_CLK由 PHY 提供，是可选的，主要用于 MAC侧没有时钟的情况，一般情

14、况下， RX CLK不使用。收发都可以从数据中恢复出时钟。在 TXD发送的串行数据中， 每 8 比特数据会插入 TX EN/TX ER 两比特控制信息， 同样，在 RXD接收数据中，每 8 比特数据会插入 RX DV/RX ER 两比特控制信息，所以总的数据速率为 1.25Gbps=625Mbps*2.其实，大多数 MAC 芯片的 SGMII接口都可以配置成 SerDes接口（在物理上完全兼容， 只 需配置寄存器即可 ），直接外接光模块， 而不需要 PHY层芯片，此时时钟速率仍旧是 625MHz ， 不过此时跟 SGMII接口不同， SGMII接口速率被提高到 1.25Gbps是因为插入了控制

15、信息， 而 SerDes 端口速率被提高是因为进行了 8B/10B 变换，本来 8B/10B 变换是 PHY芯片的工作， 在 SerDes接口中，因为外面不接 PHY芯片，此时 8B/10B 变换在 MAC 芯片中完成了。 8B/10B变换的主要作用是扰码，让信号中不出现过长的连“0”和连“ 1”情况，影响时钟信息的提取，关于 8B/10B 变换知识，我后续会单独介绍。TBI接口TBI 即 Ten Bit Interface 的意思，接口数据位宽由 GMII 接口的 8 位增加到 10 位，其实， TBI接口跟 GMII 接口的差别不是很大，多出来的 2位数据主要是因为在 TBI接口下， MA

16、C 芯片在将数据发给 PHY芯片之前进行了 8B/10B变换（8B/10B 变换本是在 PHY芯片中完成的， 前面已经说过了 ），另外，RX_CLK+-/是从接收数据中恢复出来的半频时钟， 频率为 62.5MHz ， RX_CLK+-/不是差分信号，而是两个独立的信号，两者之间有180 度的相位差，在这两个时钟的上升沿都采样数据。 RX CLK+-/也叫伪差分信号。除掉上面说到的之外，剩下的信号都 跟 GMII 接口中的相同。大多数芯片的 TBI接口和 GMII 接口兼容。在用作 TBI 接口时， CRS和 COL一般不用。RTBI接口RTBI即 Reduced TBI，简化版 TBI，接口数

17、据位宽为 5bit ，时钟频率为 125MHz ，在时钟 的上升沿和下降沿都采样数据，同 RGMII 接口一样， TX_EN 线上会传送 TX_EN 和 TX_ER两 种信息， 在时钟的上升沿传 TX_EN，下降沿传 TX_ER；RX_DV线上传送 RX_DV和 RX_ER两种 信息，在 RX_CLK上升沿传 RX_DV，下降沿传 RX_ER。万兆以太网接口的端口速率为 10Gbps，主要有 XGMII 和 XAUI两种，另外还有 HIGIG， 不过 HIGIG 是 Broadcom 公司的私有标准，这里暂不介绍。XGMII接口TXD31:0：数据发送通道，32 位并行数据。RXD31:0：数

18、据接收通道，32 位并行数据。TXC3:0：发送通道控制信号， TXC=0时，表示 TXD 上传输的是数据； TXC=1时，表示TXD上传输的是控制字符。TXC3:0分别对应 TXD31:24, TXD23:16, TXD15:8, TXD7:0。RXC3:0：接收通道控制信号， RXC=0时，表示 RXD 上传输的是数据； RXC=1时，表示RXD上传输的是控制字符。RXC3:0分别对应 RXD31:24, RXD23:16, RXD15:8, RXD7:0。TX_CLK：TXD和 TXC的参考时钟，时钟频率 156.25MHz ，在时钟信号的上升沿和下降沿 都采样数据。 156.25MHz

19、 * 2 * 32 = 10Gbps 。RX_CLK：RXD和 RXC的参考时钟， 时钟频率 156.25MHz ，在时钟信号的上升沿和下降沿 都采样数据。XGMII 接口共 74 根连线，单端信号，采用 HSTL/SSTL_2逻辑，端口电压 1.5V/2.5V ，由 于 SSTL_2的端口电压高，功耗大，现在已很少使用。HSTL即 High Speed Transceiver Logic，高速发送逻辑的意思。 SSTL，即 Stub Series Terminated Logic，短路终止逻辑，主要用于高速 内存接口， SSTL目前存在两种标准， SSTL_3是 3.3V标准； SSTL_2

20、是 2.5V标准。XAUI接口由于受电气特性的影响， XGMII接口的 PCB走线最大传输距离仅有 7cm，并且 XGMII 接 口的连线数量太多，给实际应用带来不便，因此，在实际应用中， XGMII 接口通常被 XAUI 接口代替， XAUI即 10 Gigabit attachment unit interface ， 10G附属单元接口， XAUI在 XGMII 的基础上实现了 XGMII 接口的物理距离扩展，将 PCB走线的传输距离增加到 50cm，使背板 走线成为可能。源端 XGMII把收发 32位宽度数据流分为 4个独立的 lane通道，每个 lane通道对应一个 字节，经XGXS

21、(XGMII Extender Sublayer完) 成 8B/10B编码后，将 4个 lane分别对应 XAUI的 4 个独立通道， XAUI端口速率为： 2.5Gbps * 1.25 * 4 12.5Gbps。在发送端的 XGXS模块中，将 TXD31:0/ RXD31:0,TXC3:0/ RXC3:0, TX_CLK/ RX_CLK转 换成串行数据从 TX Lane3:0/ RX Lane3:0中发出去，在接收端的 XGXS模块中，串行数据被 转换成并行，并且进行时钟恢复和补偿，完成时钟去抖，经过 5B/4B 解码后，重新聚合成 XGMII。XAUI接口采用差分线，收发各四对， CML逻

22、辑， AC耦合方式，耦合电容在 10nF100nF 之间。XAUI接口可以直接接光模块，如 XENPAK/X2等。也可以转换成一路 10G 信号 XFI，接 XFP/SFP+等。有些芯片不支持 XAUI接口，只支持 XGMII 接口，这时可以用专门的芯片进行 XGMII/XAUI 接口转换，如 BCM8011 等。 请叫我华丽的分割线 对于 10/100M 的 MIIrx_clk 都是 PHY提供 ,为 2.5MHz/25MHztx clk 都是 PHY提供 ,为 2.5MHz/25MHz数据位 4bit,即使用 MDI 的4根线，即2 对差分线对于 1000M 的 GMIIrx_clk 由

23、PHY提供 ,为 125MHzgtx_clk 由 MAC 提供 ,为 125MHz数据位 8bit 即使用 MDI 的 8 根线，即 4 对差分线对于 10/100/1000M 的 (G)MIIrx_clk 由 PHY提供，为 2.5MHz/25MHz/125MHz10/100M 时，使用 tx_clk ，由 PHY提供，为 2.5MHz/25MHz1000M 时， 使用 gtx_clk ，由 MAC 提供，为 125MHz对于 10/100/1000M 的 RGMIIrx_clk 由 PHY 提供，为 125MHzgtx_clk 由 MAC 提供，为 125MHz 请叫我华丽的分割线 对于

24、MAC和 PHY连接，我们称为 Forward （G）MII对于 MAC和 MAC相连，叫 Reverse （G）MII2 MII 接口详解词条简介MII （Media Independent Interface（ 介质无关接口 ）；或称为媒体独立接口， 它是 IEEE-802.3 定义的以太网行业标准。它包括一个数据接口，以及一个MAC 和 PHY之间的管理接口。数据接口包括分别用于发送器和接收器的两条独立信道。 每条信道都有自己的数据、 时钟和控 制信号。 MII 数据接口总共需要 16 个信号。管理接口是个双信号接口：一个是时钟信号， 另一个是数据信号。通过管理接口，上层能监视和控制PH

25、Y。 MII （ Management interface ）只有两条信号线。MII 标准接口用于连快 Fast Ethernet MAC-block 与 PHY。 介质无关 表明在不对 MAC 硬 件重新设计或替换的情况下，任何类型的 PHY 设备都可以正常工作。在其他速率下工作的 与 MII 等效的接口有： AUI（10M 以太网）、GMII（ Gigabit 以太网）和 XAUI（ 10-Gigabit 以 太网）。MII 总线在 IEEE802.3中规定的 MII 总线是一种用于将不同类型的 PHY与相同网络控制器 （ MAC） 相连接的通用总线。网络控制器可以用同样的硬件接口与任何P

26、HY进行连接。MII 相关接口介绍以太网媒体接口有： MII RMII SMII GMII所有的这些接口都从 MII 而来， MII 是 （Medium Independent Interface ）的意思，是指不 用考虑媒体是铜轴、光纤、电缆等，因为这些媒体处理的相关工作都有PHY 或者叫做 MAC的芯片完成。MII 支持 10 兆和 100 兆的操作，一个接口由 14 根线组成，它的支持还是比较灵活的， 但是有一个缺点是因为它一个端口用的信号线太多，如果一个 8 端口的交换机要用到 112 根线， 16端口就要用到 224根线，到 32端口的话就要用到 448 根线，一般按照这个接口做 交

27、换机， 是不太现实的， 所以现代的交换机的制作都会用到其它的一些从 MII 简化出来的标 准，比如 RMII、SMII、GMII 等。RMII是简化的 MII 接口，在数据的收发上它比 MII 接口少了一倍的信号线， 所以它一般 要求是 50 兆的总线时钟。 RMII 一般用在多端口的交换机，它不是每个端口安排收、发两个 时钟，而是所有的数据端口公用一个时钟用于所有端口的收发， 这里就节省了不少的端口数 目。RMII 的一个端口要求 7 个数据线， 比 MII 少了一倍， 所以交换机能够接入多一倍数据的 端口。和 MII 一样， RMII 支持 10 兆和 100 兆的总线接口速度。SMII

28、是由思科提出的一种媒体接口，它有比 RMII 更少的信号线数目， S 表示串行的意 思。因为它只用一根信号线传送发送数据， 一根信号线传输接受数据， 所以在时钟上为了满 足 100 的需求，它的时钟频率很高，达到了 125 兆，为什么用 125 兆，是因为数据线里面 会传送一些控制信息。 SMII一个端口仅用 4 根信号线完成 100信号的传输，比起 RMII差不 多又少了一倍的信号线。 SMII 在工业界的支持力度是很高的。同理，所有端口的数据收发 都公用同一个外部的 125M 时钟。GMII是千兆网的 MII 接口，这个也有相应的 RGMII接口，表示简化了的 GMII 接口。MII 工作

29、原理“媒体独立”表明在不对 MAC 硬件重新设计或替换的情况下，任何类型的PHY 设备都可以正常工作。 包括分别用于发送器和接收器的两条独立信道。 每条信道都有自己的数据、 时钟和控制信号。MII 数据接口总共需要 16 个信号， 包括 TX_ER，TXD，TX_EN，TX_CLK，COL，RXD，RX_EX， RX_CLK，CRS，RX_DV等。MII 以 4 位半字节方式传送数据双向传输， 时钟速率 25MHz 。其工作速率可达 100Mb/s 。MII 管理接口是个双信号接口，一个是时钟信号，另一个是数据信号。通过管理接口， 上层能监视和控制 PHY，其管理是使用 SM（I Serial

30、 Management Interface ） 总线通过读写 PHY 的寄存器来完成的。PHY 里面的部分寄存器是 IEEE定义的，这样 PHY 把自己的目前的状态反映到寄存器里 面， MAC通过 SMI总线不断的读取 PHY的状态寄存器以得知目前 PHY的状态，例如连接速 度，双工的能力等。当然也可以通过 SMI 设置 PHY 的寄存器达到控制的目的，例如流控的打开关闭，自协 商模式还是强制模式等。不论是物理连接的 MII 总线和 SMI 总线还是 PHY的状态寄存器和控制寄存器都是有 IEEE 的规范的，因此不同公司的 MAC 和 PHY 一样可以协调工作。当然为了配合不同公司的 PHY

31、的自己特有的一些功能，驱动需要做相应的修改。PHY是物理接口收发器， 它实现物理层。 包括 MII/GMII （介质独立接口） 子层、 PCS（物 理编码子层） 、PMA（物理介质附加） 子层、PMD（物理介质相关） 子层、MDI 子层。100BaseTX 采用 4B/5B 编码。PHY 在发送数据的时候，收到 MAC 过来的数据（对 PHY 来说，没有帧的概念，对它来 说，都是数据而不管什么地址，数据还是CRC），每 4bit 就增加 1bit 的检错码，然后把并行数据转化为串行流数据， 再按照物理层的编码规则把数据编码， 再变为模拟信号把数据送出 去。收数据时的流程反之。PHY还有个重要的

32、功能就是实现 CSMA/CD 的部分功能。 它可以检测到网络上是否有数据在传送， 如果有数据在传送中就等待， 一旦检测到网络 空闲， 再等待一个随机时间后将送数据出去。 如果两个碰巧同时送出了数据， 那样必将造成 冲突，这时候，冲突检测机构可以检测到冲突，然后各等待一个随机的时间重新发送数据。这个随机时间很有讲究的， 并不是一个常数， 在不同的时刻计算出来的随机时间都是不同的， 而且有多重算法来应付出现概率很低的同两台主机之间的第二次冲突。通信速率通过双方协商， 协商的结果是两个设备中能同时支持的最大速度和最好的双工 模式，这个技术被称为 Auto Negotiation 或者 NWAY。隔离变压器把 PHY 送出来的差分信号用差模耦合的线圈耦合滤波以增强信号，并且通 过电磁场的转换耦合到连接网线的另外一端。RJ-45中 1、 2是传送数据的， 3、6 是接收数据的。新的 PHY支持 AUTO MDI-X功能，也需要隔离变压器支持， 它可以实现 RJ-45 接口的 1、2 上的传送信号线和 3、 6 上的接收信号线的功能自动互相交换。GMII 简介GMII （Gigabit MII）GMII 采用 8 位接口数据，工作时钟 125MHz ，因此传输速率可达 1000Mbps 。同时兼容 MII 所规定的 10/10