先行进位加法器教材

1、实验四 32 位先行进位加法器一、功能概述串行进位加法器延时很大，每级的输出结果都要等上一级 的进位到来才可以求和算出结果，这次实验对普通全加器进行 改良，改良为先行进位加法器。先行进位加法器，各级的进位彼此是独立产生，只与输入数 据 A， B 和 C_in 有关，将各级间的进位级联传播给去掉了，这 样就可以减小进位产生的延时。每个等式与只有三级延迟的电 路对应，第一级延迟对应进位产生信号和进位传递信号，后两 级延迟对应上面的积之和。通过这种进位方式实现的加法器称 为超前进位加法器。因为各个进位是并行产生的，所以是一种 并行进位加法器。二、实验原理1、设二进制加法器第i位为Ai, Bi，输出为

2、S，进位输入为Ci, 进位输出为Ci+i，则有：S=A i Bi Ci（1-1）Ci+1 =Ai * Bi+ A i *Ci+ Bi*Ci =Ai * Bi+（Ai+Bi）* Ci（1-2）令 Gi = Ai * Bi , Pi = Ai+Bi,贝y Ci+1= Gi+ Pi *Ci当Ai和Bi都为1时，Gi = 1 ,产生进位Ci+i = 1当Ai和Bi有一个为1时，Pi = 1，传递进位 Ci+i= Ci因此Gi定义为进位产生信号，Pi定义为进位传递信号。 Gi的优 先级比Pi高，也就是说：当 Gi = 1时（当然此时也有 Pi = 1）， 无条件产生进位，而不管 Ci 是多少；当 Gi=

3、0 而 Pi=1 时，进位 输出为Ci，跟Ci之前的逻辑有关。下面推导 4 位超前进位加法器。设 4 位加数和被加数为 A 和B，进位输入为 Cin，进位输出为 Cout,对于第i位的进位产生 Gi = Ai B i，进位传递Pi=Ai+B i , i=0,1,2,3。于是这各级进位输出， 递归的展开Ci,有：C0 = C inG=G o + Po C oC2=G 1 + P1 C 1 = G 1 + P1 G 0 + P1 P o ?CoC3=G 2+P2 C 2 =G2+P2,G 1 +P2 P1 G o +P2 P1 PoC oC4=G 3+P3 C 3 =G3+P3,G 2 +P3 P

4、2 G 1 +P3 P 2 P1G o + P 3P2 P1 Po Co（1-3)Cout=C4由此可以看出， 各级的进位彼此独立产生， 只与输入数据 Ai、 Bi 和 Cin 有关。2、接口说明序号接口信号名称方向说明备注1A31:0I输入数据2B31:0I输入数据3S31:0O加法结果4countO最高位进位3、结构框图|LT7 r 5CLACLA916gm4 Pm4gm7 Pm7Pm6gm5 pm54位 BCLAA 3128 B3128 A 2724 B2724 A 2320 B 2320 A1916 B19164位28 4 位C44位- 4位CLACLAA 1512 B1512 A 1

5、18 B 118 A 74 B 7-4 A 3o B3014位LCLAC124位CLA4位CLAC4 -l4位CLA18gm0 PmO16 位 CLA1 f f S74gm2Pm24位 BCLAmlPm1* * Si5i2 gm3 Pm31 T S301F 1r卄*gx1 px1C16gx1gx0 Px0Cs24位 BCLA三、实验方案方案一：分为两个模块：1个4位add_4和1个add_32,其中add_32 调用4个add_4.首先设计4位超前进位加法器：框图如下：设计好四位的之后，开始调用四位的实现32位的pg方案二：分为五个模块：（1）计算传播值和产生值模块:模块（2）超前进位模块：

6、cla 模块（3）加法求和模块： sum 模块（ 4）求和并按输出 a， b， c_in 分组： bit_slice 模块（5）32 位超前进位加法器总模块： cla_32 总框图：四、验证方案：对 32 位的两个输入赋值：当 a=32b1000_0001_0111_1011_1101_1001_1101_1000;b=32b0111_1000_0001_1000_1100_0111_0101_0001;c_in=1b0;结果： s=32b1111_1001_1001_0100_1010_0001_0010_1001;当 a=32b1000_0001_0111_1011_1101_1001_1

7、101_1000;b=32b0111_1000_0001_1000_1100_0111_0101_0001;c_in=1b1;结果： s=32b1111_1001_1001_0100_1010_0001_0010_1010;来对波形进行观察，看波形是否正确。五、实验代码：方案一：（ 1） add_32 模块顶层模块：(2) 4位add_4模块方案二：(1) cla_32顶层模块：module cla_32(a,b,c_in,s,count ); input 31:0 a,b;input c_in;output 31:0 s;output count;wire 7:0 gg,gp,gc;wire

8、 3:0 ggg,ggp,ggc;wire gggg,gggp;bit_sliceb1(.a(a3:0),.b(b3:0),.c_in(gc0),.s(s3:0),.gp(gp0),.gg(gg0); bit_sliceb2(.a(a7:4),.b(b7:4),.c_in(gc1),.s(s7:4),.gp(gp1),.gg(gg1); bit_sliceb3(.a(a11:8),.b(b11:8),.c_in(gc2),.s(s11:8),.gp(gp2),.gg(gg2) );bit_sliceb4(.a(a15:12),.b(b15:12),.c_in(gc3),.s(s15:12),.

9、gp(gp3),.gg(g g3);bit_sliceb5(.a(a19:16),.b(b19:16),.c_in(gc4),.s(s19:16),.gp(gp4),.gg(g g4);bit_sliceb6(.a(a23:20),.b(b23:20),.c_in(gc5),.s(s23:20),.gp(gp5),.gg(gg5);bit_sliceb7(.a(a27:24),.b(b27:24),.c_in(gc6),.s(s27:24),.gp(gp6),.gg(g g6);bit_sliceb8(.a(a31:28),.b(b31:28),.c_in(gc7),.s(s31:28),.g

10、p(gp7),.gg(g g7);clac0(.p(gp3:0),.g(gg3:0),.c_in(ggc0),.c(gc3:0),.gp(ggp0),.gg(ggg 0);clac1(.p(gp7:4),.g(gg7:4),.c_in(ggc1),.c(gc7:4),.gp(ggp1),.gg(ggg1);assign ggp3:2=2b11;assign ggg3:2=2b00;cla c2(.p(ggp),.g(ggg),.c_in(c_in),.c(ggc),.gp(gggp),.gg(gggg);assign count=gggg|(gggp&c_in);endmodule2)pg 模

11、块：module pg(a,b,p,g);input 3:0 a,b;output 3:0 p,g;assign p=aAb;assign g=a&b;endmodule(3) cla 模块：module cla(p,g,c_in,c,gp,gg);input 3:0 p,g;input c_in;output 3:0 c;output gp,gg;function 99:0 do_cla;input 3:0 p,g;input c_in;begin:labelinteger i;reg gp,gg;reg 3:0 c;gp=p0;gg=g0;c0=c_in;for(i=1;i啼g屮:5DOOOODOOODiOOOQQOOOg*Dooaoooaa71$.mooooooM 15.钢油000丽址皿冷3300阪版订】炖L L帖诃1时 口 L00&町001口】 皈*115 ngng123耐MWOgOOOOOO&MOOOOOOxiDoooooioik iiDi 11 ioi ioa mdIllOM-D0111101bi aocoii(KKii aoidiwiII：乱 1 211111MI100 S 01 WllCWO ll|2、结果说明对于三个输入：a=32b1000_0001_0111_1011_1101_1001_1101_1000; b=32b0111_1000_00