三位二进制加法计数器无效态001,010设计一个基于74138的组合电路256进制的加法器综述

1、目录1 课程设计的目的与作用 1. .2 设计任务 1. .3 设计原理 2. .3.1 加法计数器 2. .3.2 全加器 2. .3.3 用集成芯片设计一个256 进制的加法器 2.4 实验步骤 3. .4.1 加法计数器 3. .4.2 全加器 6. .4.3 用集成芯片设计一个256 进制的加法器 7.5 仿真结果分析 8. .6 设计总结 9. .7 参考文献 91 课程设计的目的与作用（1）. 了解同步计数器及序列信号发生器工作原理；（2）. 掌握计数器电路的分析，设计方法及应用；（3）. 掌握序列信号发生器的分析，设计方法及应用2 设计任务2.1 加法计数器（1）. 设计一个循环

2、型 3 位 2 进制加法计数器，其中无效状态为（ 001，010），组合电路 选用与门和与非门等。（ 2）. 根据自己的设计接线。（ 3）. 检查无误后，测试其功能。2.2 全加器（1）. 设计一个全加器，选用一片 74LS138芯片设计电路。（ 2）. 根据自己的设计接线。（ 3）. 检查无误后，测试其功能。2.3 256 进制的加法器（1）. 设计一个 256 进制的加法器并显示计数，选用两片 74L163 芯片设计电路。（ 2）. 根据自己的设计接线。（ 3）. 检查无误后，测试其功能。3 设计原理3.1 加法计数器（1）. 计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的

3、基本时序逻 辑部件。计数器按长度可分为：二进制，十进制和任意进制计数器。计数器不仅有加法计 数器，也有减法计数器。如果一个计数器既能完成累加技术功能，也能完成递减功能，则 称其为可逆计数器。在同步计数器中，个触发器共用同一个时钟信号。（2）. 时序电路的分析过程： 根据给定的时序电路， 写出各触发器的驱动方程， 输出方程， 根据驱动方程带入触发器特征方程，得到每个触发器的次态方程；再根据给定初态，一次 迭代得到特征转换表，分析特征转换表画出状态图。（3）.CP 是输入计数脉冲，所谓计数，就是记 CP脉冲个数，每来一个 CP脉冲，计数器就 加一个 1，随着输入计数脉冲个数的增加，计数器中的数值也

4、增大，当计数器记满时再来 CP脉冲，计数器归零的同时给高位进位，即要给高位进位信号。3.2 全加器（1）.74LS138 有三个输入端： A0,A1，A2 和八个输出端 Q0-Q7. 3 个使能输入端口分是 STB,STC,STA,只有当 STB=STC=，0 STA=1时，译码器才能正常工作，否则译码器处于禁止 状态，所有输出端为高电平。（2）.全加器是用门 电路实现两个二进制数相加并求出和的组合线路，称为全加器。全加 器可以处理低位进位，并输出本位加法进位。多个全加器进行级联可以得到多位全加器3.3 用集成芯片设计一个 256 进制的加法器选取两片 74LS163芯片设计 256 进制加法

5、计数器。 74LS163具有以下功能：A. 异步清零功能当 CR 0 时，计数器清零。在 CR 0 时，其他输入信号都不起作用，由时钟触发器的逻辑特性知道，其异步输入端信号是优先的， CR 0正是通过 RD 复位计数器也即使异步清零的。B. 同步并行置数功能当CR 1、LD 0时，在 CP上升沿操作下，并行输入数据 d0 d3进入计数器，使Q3n 1Q2n 1Q1n 1Q0n 1 d3d2d1d0 。C. 二进制同步加法计数功能当CR LD 1时，若 CTT CTP 1, 则计数器对 CP信号按照 8421编码进行加法计数。D. 保持功能当CR LD 1时，若 CTT CTP 0, 则计数器将

6、保持原来状态不变。对于进位信号有两种 情况，如果 CTT 0, 那么CO 0;若是 CTT 1, 则CO Q3nQ2nQ1nQ0n 。4 实验步骤4.1 加法计数器（1）.根据要求有其状态图如下图 2 所示。图 1 状态图（ 2）. 选择触发器，求时钟方程、输出方程、状态方程A. 选择触发器由于触发器功能齐全、使用灵活，在这里选用 3 个CP下降沿触发的边沿 JK触发器。B. 求时钟方程采用同步方案，故取CP0=CP1=CP2=CP（ 1.1 ）CP 是整个要设计的时序电路的输入时钟脉冲。C. 求输出方程 确定约束项由所给题目有无效状态为 001,010 其对应的最小项为 Q2nQ1nQ0n和

7、Q2nQ1nQ0n 是约束项由图 2 所示状态图所规定的输出与现态之间的逻辑关系，可以直接画出输出信号Y的卡诺图，如图 3 所示。显然，根据图 3 得01 11 100X0X0010的卡诺图图 2 YY Q2nQ1nQ0n(1.2)D. 求状态方程由图 2 所示状态图可直接画出如图n+1 n+1 n+14 所示电路次态 Q2 Q1 Q0 卡诺图。再分解开便可得到如图 5 所示各触发器的卡诺图。0 01011XXX1 0 0XXX10111000011111 10Q1nQ0n图 3 次态 Q2n+1Q1n+1Q0n+1 卡诺图Q1nQ0nn+1(a) Q2 卡诺图nnQ1 Q0011X0X010

8、1Q2n 00 01 11 10Q1 卡诺图01(b)1X0X1001Q1nQ0nQ2n 00 01 11 10(c)n+1Q0 卡诺图图 4 各触发器的卡诺图显然，由图 5 所示各触发器的卡诺图便可很容易的得到(1.3)（3）求驱动方程触发器的特性方程为Qn 1JQn KQn(1.4)化简后可得驱动方程J0 1K0 1J1 Q0nQ2nK1 Qn0(1.5)J2 Q1nK2 Q0nQ1n（4）仿真电路图5图5 加法计数器仿真电路图(5)检查电路能否自启动将无效状态 001、010 式代入 (1.2)(1.3) 中进行计算，结果可见，所设计的时序电路能够 自启动。4.2 全加器1. 写出标准与

9、非表达式Si Ai BiCi 1AiBiCi1 AiBiCi1AiBCi i 1 =m1m2 m4m7Ci AiBCi i 1Ai BiCi1 AiBi Ci 1AiBCi i 1= m3 m5 m6 m72. 确认表达式 A2Ai A1Bi A0 Ci 1Si Y1 Y2 Y4 Y7 Ci Y3 Y5Y6 Y73. 仿真图4.3 用集成芯片设计一个 256 进制的加法器1. 74LS163 的引脚功能LDCOCP是输入计数脉冲， 也就是加到各个触发器的时钟信号端的时钟脉冲； CR 是清零端； 是置数控制端； CTP 和CTT 是两个计数器工作状态控制端； D0D3是并行输入数据端； 是进位信

10、号输出端； Q0 Q3是计数器状态输出端。2. 选用芯片的二进制同步加法计数功能，256 进制正好是两片 74LS163 全用，所以图 7 74LS163 状态表CR LD 1， CTTCTP 1 。仿真图如下图 8 256 进制加法器仿真图5 仿真结果分析实验结果可通过数字显示器的数字变化观察计数器的工作情况，容易验证电路是否正确。1. 三位二进制加法计数器，显示器的数字会按 034567的顺序循环变化，证明 001 010 为 不存在的约束项，电路连接正确。2. 全加器，在这个设计实验中通过 Ai，Bi，Ci 1的变化，输出 Si 、Ci 相应的值，证明设 计合理且电路连接正确。3. 集成芯片设计出的 256 位加法器，当一个显示器显示循环 0123456789ABCDE当F循环到 F 时 另一个显示器显示数即增加 1 ，直至循环制 F，计数器归零，证明设计合理，电路连 接正确。6 设计总结通过本次课程设计使我对同步计数器及 74LS13