（毕业论文）版图设计开发2组t

1、摘要摘 要近年来随着ic设计要求的不断发展，版图设计的重要性日益突出，版图设计的好坏直接影响电路生成的成品率及可靠性。而集成电路中的带隙基准电压源可以在温度和电压不稳定的环境中保持稳定的参考电压，被广泛运用于比较器、a/d转换器等模拟电路及数模混合信号集成电路中，其性能直接影响整个系统的精度和性能。因此，带隙基准电压源版图设计的研究非常有意义。本文基于cadence 版图设计软件平台，采用episil0.5m cmos 工艺设计。设计的版图元件包括pmos、nmos、pnp三极管、电阻、电容。其中对电阻、差分放大器等重要元件采用了匹配和对称的考虑电气特性的版图设计技术；为防止闩锁效应，本设计还

2、运用了保护环保护整个电路。此外，本设计对整个电路采用了双孔接触、消除天线效应等版图设计技术，提高了带隙基准电压源电路的可靠性。本设计对最终产生的版图进行了lvs和drc验证，并顺利通过验证，表明本版图设计符合要求。关键字：版图设计与验证；带隙基准电压源；cadence；可靠性；对称性3abstractabstractin recent years, along with ic design request of continuously development, layout design of the importance is outstanding day by day, layout

3、design of the quality is directly influence the electric circuit born finished product rate and credibility.but bandgap reference voltage of integrated circuit can keep stability in the unsteady environment of the temperature and the electric voltage of reference electric voltage, used extensively i

4、n comparison machine, a/d conversion machine etc. analog electric circuit and some mixture signal integrated circuit. its function is directly influence the whole accuracy and function of system. therefore, the research which take the layout design of the bandgap reference voltage is very meaningful

5、.this text ,according to the design software of the cadence about layout design, adopts episil0.5m cmos of design rule.the component of layout design include pmos, nmos, pnp, electric resistance, electric capacity. to the electric resistance and op which are importance components adopt layout design

6、 technique of consideration electricity characteristic; to reduce latch-up, this design still uses guard ring to protect the whole electric circuit. in addition, this design to the whole electric circuit adopts double contacts, cancellation antenna effect etc. technique of layout design, improving t

7、he credibility of bandgap reference voltage.in the end, this design carried lvs and drc of verification on the layout design and smoothly pass verification, which certificates that the layout design meet request.key words: layout design and verification; bandgap reference voltage; cadence; credibili

8、ty; symmetry目录目录第1章引言11.1版图设计的简介11.2带隙基准电压源简介11.3带隙基准电压源版图设计21.4 cadence 使用说明21.5本文工作3第2章带隙基准电压源电路42.1带隙基准电压源的原理42.2改进的带隙基准电压源电路72.3带隙基准电压电路82.4带隙基准电压源性能分析92.5绘制带隙基准电压电路和网表12第3章电路元件的版图设计153.1概述153.2绘制nmos管版图173.3绘制pmos管版图243.4绘制电阻版图243.5三极管版图设计253.6电容版图设计27第4章带隙基准电压源电路版图的整体布局设计294.1版图的分层与连接294.2设计规则

9、314.3电源线版图设计规则344.4对称的版图设计规则344.5天线规则354.6双孔接触的可靠设计354.7消除闩锁效应的设计364.8带隙基准电压源的整体版图布局38第5章带隙基准电压源电路版图验证395.1版图验证的概述395.2版图的drc验证405.3版图的lvs验证45结束语50参考文献51致谢52外文资料原文53翻译文稿55第1章 引言第1章 引言 在过去的几年中，cmos 模拟电路已经从低速度、低复杂度、小信号、高工作电压的电路发展成了高速度、高复杂度、低工作电压以及包含大量的数字电路的“混合信号”系统。虽然器件尺寸的缩小提高了晶体管的原始速度，但集成电路不同模块之间有害的相

10、互干扰以及版图设计中的非理想性，正日益限制了这种系统的工作速度和精度。所以版图设计对于电路设计的影响也越来越大。1.1 版图设计的简介版图设计是创建工程制图的精确物理描述过程，而这一物理描述遵守制造工艺、设计流程以及通过仿真显示为可行的性能要求所带来的一系列约束。版图设计是集成电路设计中重要的环节，是把每个元件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成集合连线图形，版图是根据逻辑与电路功能和性能要求以及工艺水平要求来设计光刻用的掩膜版图，来实现ic设计的最终输出。版图设计在整个ic设计流程中的位置：市场idea结构定义系统设计仿真电路设计仿真版图设计与验证原型和测试大规模生产市

11、场版图设计需要借助电脑辅助设计软件平台进行设计，国内外很多公司借助cadence virtuoso软件设计平台进行设计，此软件平台对操作系统的要求比较高，不适宜在个人pc上运用，故本论文的设计借助了tanner tools pro工具，它可以提供完整的ic设计环境。本论文运用此工具中的cadence进行版图设计，使用drc和lvs对设计好的版图进行版图电路图对比检查和设计规则检查，以保证版图的正确性。1.2 带隙基准电压源简介带隙基准电压源的原理是通过合理的电路设计，设法利用正、负温度系数相互抵消来补偿vbe随温度变化对输出电压的影响，以获得接近零温度系数的基准电压源2。它可以在温度和电压不稳

12、定的环境中保持稳定的参考电压，被广泛运用于比较器、a/d转换器等模拟电路及数模混合信号集成电路中，其性能直接影响整个系统的精度和性能。1.3 带隙基准电压源版图设计通过前两节的介绍，我们已经知道带隙基准电压源和版图设计在ic设计中的重要性，那么不难得出结论，带隙基准电压源的版图设计与验证有着重要的研究价值和意义。版图设计的重要性日益突出，版图设计的好坏直接影响电路生成的成品率及可靠性。1.4 cadence使用说明cadence是一个大型的eda 软件，它可以完成电子设计的方方面面，包括asic 设计、fpga 设计和pcb 设计。与众所周知的eda 软件synopsys相比，cadence的

13、综合工具略为逊色。然而，cadence在仿真、电路图设计、自动布局布线、版图设计及验证等方面却有着绝对的优势。要使用cadence,必须在自己的计算机上作一些相应的设置，这些设置包括很多方面，而且不同的工具可能都需要进行各自的设置。但作为初学者，只需进行以下几项设置：1cds.lib文件的设置：如果用户需要加入自己的库，则可以修改自己的库管理文件cds.lib。对于初次使用cadence的用户，cadence会在用户的当前目录下生成一个cds.lib文件，用户通过ciw生成一个库时，cadence会自动将其加入cds.lib文件中。2技术库的生成：技术文件库对于ic设计而言是非常重要的，其中包

14、含了很多设计中所必需的信息。对于版图设计者而言，技术库就显得更为重要了。要生成技术文件库，必须先编写技术文件。技术文件主要包括层的定义，符号化器件的定义，层、物理以及电学规则和一些针对特定的cadence工具的规则的定义，例如自动布局布线的一些规则，版图转换成gdsii时所用到的层号的定义。技术文件的编写可参考openbook中有关技术文件的介绍并参考相应的模板来进行。3显示文件display.drf的设置：display.drf文件控制cadence的显示。以上就是cadence 的一些基本使用说明，在本次论文后面的章节中还会有更加详细的简绍。1.5 本文工作本文的主要工作是对带隙基准电压源

15、的电路进行版图设计并进行验证。本设计对电路中的电阻、电容、差分放大器等重要元件采用了考虑电气特性的版图设计技术，如：匹配性和对称性。为防止闩锁效应，本设计还运用了保护环保护整个电路。此外，本设计对整个电路采用了提高可靠性的版图技术以保证带隙基准电压源电路的稳定可靠。本设计最后还对绘制好的带隙基准电压源版图进行了lvs和drc验证，并顺利通过验证，表现了本版图设计的正确性。本文由以下部分组成：第1章 引言。对版图设计、带隙基准电压源和cadence版图设计软件平台进行了介绍。第2章 带隙基准电压源电路。介绍了带隙基准电压源电路的原理和改进，并介绍生成为版图验证做准备的输出文件。第3章 电路元件的

16、版图设计。对版图中涉及的pmos、nmos、电阻、电容、pnp三极管逐一进行了版图设计的分析与绘制。第4章 带隙基准电压源电路版图的整体布局设计。从版图的布线、版图的对称性、提高版图的可靠性和防止闩锁效应等方面，介绍了本版图设计中运用到的一些版图设计技术。第5章 带隙基准电压源电路版图验证。介绍了通过drc和lvs对本版图设计的验证，并顺利通过验证，表明了本设计的正确性。结束语 对本版图设计进行总结。第2章 带隙基准电压源电路第2章 带隙基准电压源电路 模拟电路广泛的包含电压基准。这种基准与电源和工艺参数的关系很小，但与温度的关系是确定的。在很多系统中都需要基准来确定其输入和输出的全程范围。2

17、.1 带隙基准电压源的原理带隙基准电压源的原理是通过合理的电路设计，设法利用正、负温度系数相互抵消来补偿vbe随温度变化对输出电压的影响，以获得接近零温度系数的基准源。它可以在温度和电压不稳定的环境中保持稳定的参考电压，被广泛运用于模拟电路及数模混合信号集成电路中。其原理图如下： 图2-1 带隙基准源原理图 图2-2 产生原理图根据传统带隙基准的原理，将具有相反温度系数的两个电源加权求和，调整系数k，可以得到一个温度系数为零的电压源。结反向饱和电流与正向压降和温度的关系如下： 0 （2-1）其中，k是波尔兹曼常数，。当vbe=kt/q时，式21可以简化为，即 （2-2）由对上式微分可得： （2

18、-3）由上式可得，当时，mv/。忽略晶体管的基极电流，可以得到： （2-4）（mv/） （2-5）调节be节的反向饱和电流，能使的系数增大，可以方便调节参数3。根据以上原理，采用cmos技术可以设计出如下结构的基准源:图2-3 采用简单放大器生成的基准电压源图中pm1和pm2、nm1和nm2分别具有相同的尺寸，以保证两支路电流相等，i1i2=i，q2的发射极面积是q1的8倍，pm1、pm2 和pm3具有相同栅源压差，主要作用是控制两支路电流相等。59 第2章 带隙基准电压源电路mos管在饱和区的电流公式： （2-6）由于沟道长度调制效应，会使两支路电流出现偏差，所以在设计过程中，可以将mos管

19、的长度选择相对较大，能有较好的抑制。pm1、pm2、nm1、nm2组成一个电流镜的封闭回路。由于电流相等，在相应mos管上的压降相等，所以va=vb，满足 （2-7） （2-8） 其中，a1、a2是晶体管q1、q2的发射极面积。取pm3尺寸为pm1、pm2的m倍，形成电流镜结构，镜像i1和i2。 （2-9）根据前面分析，,要得到一个温度系数为零的电压，则需满足 （2-10）所以，表明零温度系数的基准为 （2-11）根据理论分析，上述电路可以提供不随电源电压 vdd变化的低温度系数的基准电压，但根据结构和vdd的不同会在1.2v左右波动。pm1、pm2、nm1、nm2均工作在饱和区，该电路工作所

20、需最小电压为，约为2 v 左右，在设计中vdd典型值为3.9v，可以满足工作要求4。2.2 改进的带隙基准电压源电路图2-3的结构，可以满足带隙基准的要求，但输出对vdd的变化很敏感。增加cascode结构或者采用性能较好的运放对a、b两点的电压进行钳位，使得当vdd变化时，pmos的栅极电压较好跟踪其变化，保持电流基本相等，且大小不变。本文采用增加cascode结构进行改进。如果pmos 和nmos均采用共源共栅的结构，在vdd与地之间将会有5级压降，若，则所需vdd至少为3.5v。vdd在3.9v左右波动，计入电阻上的压降，在工作过程中可能会使部分mos管进入线性或者亚阈值区，影响输出电压

21、的稳定。cascode结构隔开vdd与输出的直接连接，保持支路电流匹配，改进输出的电源抑制比。图2-4 改进后的基准电压源当然，所有自偏置电路都存在电流i为零的可能性，才能确保电路不会钳制在为0的简并点而无法启动。在vdd加上阶跃信号，pm1、pm2栅源压差较低，处在亚阈值区，随着vdd上升不断升高，vddvbiase逐渐升高，虽然pm1、pm2电流可以增大，但pm5、pm6电流几乎为零，保持亚阈值状态。所以当vddvbiase增大到pm1、pm2开启时，电流无法增大，仅能靠阈值电流缓慢放大来维持，极可能永远处于亚阈值区，不能实现功能。由于本电路的启动电路的存在，nm4在vdd上升初期，vbi

22、ase几乎为0时即可开启，有较大漏电流，同时pm5、pm6栅压很低，能在pm1、pm2开启时，满足其电流上升速度，开启瞬间，nm4电流为pm5提供大部分电流。nm1、nm2电流很小，当vdd上升至3.9v时，vbiase也接近2.9v，使pm7和nm3组成的反相器有漏电流，在设计时，nm3的宽长比远大于pm7的宽长比，使nm4栅压降到接近地电压，nm4几乎关断，漏电流仅在10-11a附近，不影响基准源中电流镜部分的匹配。本电路中的启动电路稳定时期仅有45na左右的电流，可忽略不计。pm1、pm2、pm5、pm6和nm1、nm2分别具有相同的尺寸，为了版图设计方便和精确，r2/r1=4k欧姆/1

23、k欧姆，再调节pm3的尺寸，根据式2-1后的论述，通过调整电流的比值可以达到与增加电阻比值补偿温度系数相同的效果。由于电路整体设计需要2v的基准电压，而传统基准只能产生1.2v左右的电压，所以要通过倍压电路来升压。2.3 带隙基准电压电路vout值在1.2v附近摆动，所以需要额外的电路来将带隙基准电压进行倍压，以得到2v的基准电压源。图2-5 倍压电路的基本原理图其中vin是输入的基准电压，vref是产生的最终电压，通过高增益的运放a，a点的电平被钳位在与vin相同的值，同时将运放连接成同相跟随器5，能将输入和输出隔离，以避免后级对前级基准的影响。假设a为理想运放，则 （2-12）只要选择适当

24、的和，就可以得到需要的电压，输入的基准电压具有相似的温度系数。而且这是一个比值关系，对电阻值的选择有很大的随意性，对电路功耗和版图面积设计创造了充足的改动的空间。其中amp1的电路图为：图2-6 运放的电路结构图图2-7 2v带隙基准电压源总体电路原理图取前级基准产生电压接近为1.2v，则只要r1/r22/3即可满足2v的输出电压。关键在于运放的性能，需要较高的差模增益以使同相和反相输入端电压相等。2.4 带隙基准电压源性能分析温度特性分析：本电路的仿真基于chartered 0.25um models。仿真软件是hspice，电源电压为3.9v，r1/r2的值在设计中取2/3，这样的结果在版

25、图设计中比较容易实现，可以采用单元电阻串连的形式，有利于减少因为版图失配引起的误差。单元电阻采用多晶硅电阻实现。下面是输出电压温度特性的仿真结果：图2-8 输出电压温度特性从温度特性曲线分析，图2-8的输出电压在1.1946v1.1960v间摆动，变动极小，但与理论分析结果不符，曲线的“曲率”是有限的，并不是在每一点都能使，这是由于前面进行vout推导时，假设vbe、集电极电流ic、pn结反向饱和电流is是不随温度变化的。实际上，这些值都是温度的函数。当然，电阻拥有很大的正温度系数，也是一个非理想，且较难估计的量。电源抑制比分析：基准电压源要求输出对电源的变化不敏感，能较好抑制电源纹波。输出电

26、压对电源的抑制特性用电源抑制比psrr（power supply rejection ratio）来衡量，可以表示为： （2-13）即如果vdd变化1v，vout将变化的量，所以psrr越小越好，且应为负值。同时，psrr是频率的函数，由于存在各种容性通路，电路在高频时psrr会降低，图2-9的结果表明了这一点6。 图2-9 基准电压源psrr随频率变化的情况 在低频时，psrr接近-40db，即电源电压变化1v，输出电压变化0.01v，对电源电压的变化有较好的抑制作用，电源通过工频电压或者直流电压供电，纹波频率不会太高，且不会长时间处于波动状态，这个设计基本能够满足要求。图211表明电源的变

27、化对输出电压的温度特性没有影响，但是使输出电压不断升高。 图2-10 vref随vdd变化的对比 图2-11 不同vdd随温度变化2.5 绘制带隙基准电压电路和网表带隙基准电压电路已经设计出来，那么后面就要对其进行版图设计，为保证版图与电路图所描述的电路相同，我们要对版图进行drc和lvs验证。 图2-12 带隙基准电压源电路图带隙基准电压电路如上图所示，我们用cadence画版图时也需要对应的网表文件，我的辅导老师蒋苓利老师为我们提供了网表文件。带隙基准电压电路网表文件：*.ldd*.bipolar*.resi = 0*.resval*.capval*.dioperi*.equation*.

28、scale meter*.mega.param* definition for project all4.subckt all4 en_chip vcc vssa vref mn3 vself n1n20 vssa vssa ln l=1u w=3u m=1mn2 n1n20 vref vssa vssa ln l=1u w=30u m=4mp4 n1n16 n1n10 n1n17 vcc lp l=25u w=1u m=1mp5 n1n15 n1n10 n1n16 vcc lp l=25u w=1u m=1mp6 n1n14 n1n10 n1n15 vcc lp l=25u w=1u m=1

29、mp7 n1n20 n1n10 n1n14 vcc lp l=25u w=1u m=1mn1 n1n10 en_chip vssa vssa ln l=1u w=6u m=1mp1 n1n10 en_chip vcc vcc lp l=10u w=1u m=1q2 vssa vssa n1n57 vp m=4q1 vssa vssa n1n13 vp m=1c1 n1n19 vself 1p $pomn6 vself n1n11 n1n32 n1n32 ln l=12u w=8u m=2mn5 n1n11 n1n11 n1n13 n1n13 ln l=12u w=8u m=2mn7 vssa

30、n1n58 vssa vssa ln l=8u w=12u m=5mn11 n1n58 n1n58 vssa vssa ln l=8u w=12u m=1mn12 n1n81 n1n58 vssa vssa ln l=8u w=12u m=1mn13 vref n1n81 vssa vssa ln l=3u w=13u m=3q3 vssa vssa vp vp m=1q4 vssa vssa n1n56 vp m=8c2 n1n36 vref 1p $por4 n1n81 n1n36 100k $hpmp12 n1n81 vp n1n60 n1n60 lp l=6u w=12u m=2mp1

31、1 n1n58 vn n1n60 n1n60 lp l=6u w=12u m=2mp8 n1n11 vself n1n19 vcc lp l=6u w=2u m=1r3 vref vp 309k $hpr2 vref vn 309k $hpmp10 n1n60 vself n1n19 vcc lp l=6u w=2u m=1mp13 vref vself n1n19 vcc lp l=6u w=2u m=10mp9 vself vself n1n19 vcc lp l=6u w=2u m=1r1 vn n1n56 30k $hpr5 n1n32 n1n57 40k $hpmp3 n1n17 n

32、1n10 n1n19 vcc lp l=25u w=1u m=1mp2 n1n19 n1n10 vcc vcc lp l=1u w=20u m=4* cross-reference 1* gnd = 0.end第3章 电路元件的版图设计第3章 电路元件的版图设计 在本章中，我们将讨论关于版图设计的一些基本原则，并着重简绍nmos管、pmos管、电阻、三极管、电容等器件的版图设计。3.1 概述本论文设计的带隙基准电压源版图涉及的元件有27个pmos管、20个nmos管、18个pnp管、4个电阻、2个电容。集成电路设计包括线路、版图、工艺方案和组装结构等方面的设计，其中又以版图设计最为重要。版图设

33、计是集成电路设计中重要的环节，是把每个元件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成集合连线图形。与电路设计不同的是版图设计必须考虑具体的工艺实现，因此，存放版图的库必须是工艺库或附在别的工艺库上的库。否则，用隐含的库将没有版图层的定义，无法画图。cadence提供的virtuoso版图设计及其验证工具强大的功能是任何其他eda工具所无法比拟的，故一直以来都受到了广大eda工程师的青睐。在采用virtuoso设计版图前必须先建立工艺库，且要有显示文件（display resource file）display.drf。版图是根据逻辑与电路功能和性能要求以及工艺水平要求来设计光刻

34、用的掩膜版图，来实现ic设计的最终输出。它是一套相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案表示，版图与所采用的制备工艺密切相关。版图设计中，必须根据工艺的水平遵循一系列的规则，层、物理、电学规则的模块包括层与层间的规则，物理规则和电学规则。层规则中定义了通道层与柱塞层。物理规则中主要定义了层与层间的最小间距，层包含层的最小余量等。电学规则中规定了各种层的方块电阻、面电容、边电容等电学性质。版图设计不良是导致电路失效的重要原因。设计是可靠性的基础，良好的设计是保证可靠性的前提。版图设计质量的好坏不仅影响可靠性而且影响成品率。良好的版图设计，不仅本身很少带来不可靠因素，而

35、且对工艺难以避免的问题也可预防或减弱其影响。版图设计不良就等于“先天不足”，即使用最好的工艺，最严格的工艺控制和筛选都难以获得高可靠性产品。版图设计必须遵循代工厂的设计规则，版图设计的一般原则是：版图设计总的原则是即要充分利用硅片面积，又要在工艺条件允许的限度内尽可能提高成品率。版图面积（包括压焊点在内）尽可能小接近方形，以减小每个电路实际占有面积，每当芯片面积降低10时，则每个大圆片上的管芯成品率可以提高1520。下面讨论版图设计时所应遵循的一般原则。l 隔离区的数目尽可能少：pn结隔离的隔离框面积约为管芯面积的三分之一，隔离区数目少，有利于减小芯片面积。集电极电位相同的晶体管，可以放在同一

36、隔离区，二极管按晶体管原则处理。全部电阻可以放在同一隔离区，但隔离区不宜太大，否则会造成漏电流大，耐压低。为了走线方便，电阻也可以放在几个隔离区内。l 注意防止各种寄生效应：隔离槽要接电路最负电位，电阻岛的外延层接最高电位。输入与输出端尽可能远离，以方止，不应有的影响。电阻等发热元件要放在芯片中央，使芯片温度分布均匀。l 设计铝条时的注意事项：设计铝条时，希望铝条尽量短而宽。铝条本身也要引入串连电阻，因此也需计算铝条引入的串联电阻对线路的影响。铝条不能相交，有不可避免的交叉线时，可让一条或几条铝条通过发射极管的发射区间距或发射区与基区间距，也可从电阻上穿过，但不应跨过三次氧化层。必须采用“磷桥

37、”穿按时，要计算“磷桥”引入的附加电阻对电路特性的影响。一般不允许“磷桥”加在地线上。但在ic设计时应尽可能避免使用扩散条穿接方式，因为扩散条不仅带来附加电阻和寄生电容，同时还占据一定的面积。l 保证特殊元件的对称性l 接线孔尽可能开大凡需接地的发射极、电阻等，不能只靠在隔离槽上开的接触孔接地，要尽可能让地线直接通过该处。接地线尽可能地沿隔离槽走线。接电源地引线应尽可能短而宽。接vcc的电源线应尽可能宽些。集电极等扩散磷孔应比其他接触孔大。l 铝条适当盖住接触孔，在位置空的地方可多覆盖一些，走线太紧时，也可只覆盖一边。l 为了减小版面同时又使走线方便、布局合理，电阻的形状可以灵活多样。l 为提

38、高电路的可靠性，应加保护环防止闩锁效应。根据工艺水平和光刻精度定出图形即各个扩散孔间距的最小尺寸，其中最关键的是发射极接触孔的尺寸和套刻间距。集成晶体管是由一系列相互套合的图形所组成，其中最小的图形是发射极接触孔的宽度，所有往往选用设计规则中的最小图形尺寸作为发射极接触孔。其他图形都是在此基础上考虑图形见的最小间距而进行逐步套合、放大。最小图形尺寸受到掩模对中容差，在扩散过程中的横向扩散、耗尽层扩散等多种因素的限制。如果最小图形尺寸取得过小，不仅工艺水平和光刻精度达不到，也会使成品率下降，如果取得过大，则会使芯片面积增大，使电路性能和成本都受到影响。所以选取最小图形尺寸应切实根据生产上具体光刻

39、、制版设备的精度，操作人员的熟练程度以及具体工艺条件来确定。在一定工艺水平下，版图上光刻基本尺寸放得越宽，则版图面积越大，瞬态特性因寄生电容而受到影响。如尺寸扣得越紧，则为光刻套刻带来困难，光刻质量越难保证。这两中情况都会影响成品率。通常在保证电路性能得前提下适当放宽尺寸。3.2 绘制nmos管版图本论文设计中共有20个nmos管，nmos版图是组成绝大多数电路版图的最基本的元件版图之一，下面通过画一个2个nmos管并联的模块来说明用cadence画软件的步骤：l 在电路图上确定要画的电路模块 图3-1 n11和n12的电路图l 在电脑桌面上选择xsessionl 进入界面选择ic6图3-2

40、选择服务器l 输入账号密码后就能进入主界面图3-3 进入后的主界面l 选择任务栏上的file manager ，使用快捷键 ctrl+t ，在弹出的terminal对话框中输入 icfb& 图3-4 在terminal中输入icfb&l 进入界面后依次选择：file-new-library 图3-5 选择new labraryl 输入库文件名，并在 library path editor 中更改自己的设计库的路径图3-6 修改设计库路径l 然后就可以正式开始画版图，首先选择：file-new-cellview ，新建一个文件（这里要注意，在tool 选项中要选择 virtuoso 选项）图3-

41、7 新建设计文档l 点击ok 就能进入设计窗口图3-8 进入设计环境l 使用前文提到过的快捷键 i ，就可以从软件中已经存在的库文件中调用自己需要的器件，在这里我们要画的是两个nmos管，所以，我们需要依次选择选项：browse-master-nmos ，这样我们就选择了nmos管，然后在下方的工具栏中，分别对应电路图中的l和w填入器件的l和w图3-9 调用设计库中的器件l 将两个nmos 摆好，然后使用快捷键e ，调整格点（目的是为了在画版图的过程中更方便的连线，一般我们都会选择0.05微米）图3-10 设置格点l 设好格点后就可以画保护环，保护环是用 ac 孔组成图3-11 保护环示意图l

42、 保护环上没有对齐的地方要用 m1和 aa 填齐图3-12 完整的保护环电路l 保护环上还应该做上p 注入（要注意满足设计规则）l 在gate 端接触的地方还应该打上pc 孔图3-13 做上p注入后的保护环电路l 下面就是根据电路图进行连线，要注意的是在m1和m2 接触的地方要打上via1孔图3-14 m1和m2的连线示意图l 这样，这个电路模块的版图就画好了。3.3 绘制pmos管版图本论文设计中共有27个nmos管，nmos版图也是组成绝大多数电路版图的最基本的元件版图之一。在上一节中已经简绍了画nmos管的具体操作步骤，因为在本次毕业设计中，我们使用的是cadence 软件，而指导老师已

43、经在给我们的 masrter 库文件中给定了相应的pmos和 nmos 的版图，使用时我们只需要根据具体电路的要求，更改相应的pmos和 nmos 的l 和w，所以，并不需要再单独的一个一个的画pmos和nmos 。在这里还要对本次毕业设计的工艺进行详细的说明：本次毕业设计采用 episil0.5m cmos 工艺设计。该工艺为孪阱psub 工艺，2m2p（两层金属两层多晶硅），所设计器件均为5v 器件，包括：nmos，pmos，pip电容，nwell电阻，poly电阻，纵向pnp，二极管等。 所以，pmos 管和nmos 管的画法步骤是一样的，只需要根据上面简绍的的步骤操作就可以画出pmos

44、管的版图。3.4 绘制电阻版图在本设计中的带隙基准电压版图中共有4个电阻，分别r1=30k，r2=300k，r3=300k和r4=40k。设计电阻时，多晶栅经常被选作为电阻的材料，因为这种材料的电阻相对较大，电阻率和宽度被严格控制，而且最终电阻所占的面积没有限制。用扩散杂质法制作的这类电阻精度不高，主要用作存储器存储单元的负载电阻，它要求高的阻值，但允许阻值有较大的偏差；若用离子注入掺杂工艺，则电阻的精度可以提高。集成电路制造中，电阻值的误差很大，为了减小电阻比值的误差，对电阻进行了对称的排列。相对于蛇形电阻较少了端头电阻、拐角电阻等非理想因子的影响，并且更容易匹配和布局。进行电阻版图设计时，

45、每一条根电阻的层定义如下图所示：图3-15 电阻版图阴影部分poly2 resistor id是定义该区域是电阻，保证通过lvs， poly2是电阻的介质层，该层的性质将决定电阻的电阻率、温度系数等重要特性。同时，为了减小周围环境的影响，在电阻的周围加了dummy，这样就提高了电阻的匹配度。在进行电路设计和版图设计时，尽量使其具有比值的关系，能够通过版图匹配技术，使其保持比较精确。从前面分析可以知道，电阻间的比值误差对电路的温度补偿特性具有很大的影响。图中，当r1、r2的根电阻相互交错时，电阻的比值将更匹配，当然这在电路设计时应该适当考虑到电阻大小和比值有利于版图设计。图3-16 电阻匹配示意

46、图（r1/r2=1/1）3.5 三极管版图设计在cmos工艺中，三极管是通过寄生实现的，因此在进行电路和版图设计时，要注意其特殊性。图3-17 cmos工艺中pnp三极管的实现省去了埋层工艺，三极管的集电极与衬底相连，在电路中总是接最低电位，并且所有三极管的集电极都共一点。在进行基准电压源初期，出现图3-18（a）结构，电路仿真结果理想，但版图工艺无法实现。当然，很多解决方法，如图3-18（b），当然由于寄生pnp晶体管的电流增益相对较低，基极电流可能给基准电流的匹配带来影响，所以如果要更理想的结果，可能需要采取基极电流消除的措施。 （a） （b）图3-18 三极管连接的改进所以，采用传统结构

47、重新设计了基准。在设计版图时，仍需注意，在最外面套上lpnp id层，否则无法通过lvs。部分重要层：p-select、active、n-select、nwell、lpnp id。图3-19 在基准电压源电路图中的两个pnp管图3-20 基准电压源中三极管的布局方案图3-20中，在绘制面积比为8：1的两个pnp晶体管时，采用33的阵列，q1放置在阵列的中央，同时，8个等面积的并联pnp管环绕着q2组成q1，以增强q1与q2的匹配性，减小引起的失调。3.6 电容版图设计 对版图设计来说，电容的定义和来源是需要理解的重要概念。在一些特殊的设计中，电路原理图上需要有电容，但是，通常优化一个版图设计的

48、重点是使不同版图结构中的固有的寄生电容最小化。 电容影响版图设计中的几种不同特性。当两个等效的设计放在一起比较时，电容较大的设计会导致下列参数值增加：l 信号延迟l 功耗l 与附近结构间的耦合作用本论文设计的电容为多晶硅电容，其版图的主要构成层为：poly层和poly2层。用poly做电容的上极板，poly2做电容的下极板。这种电容通常位于场区，多晶硅下极板与衬底之间的寄生电容比较小。图3-21 电容版图示意图第4章 带隙基准电压源电路版图的整体布局设计第4章 带隙基准电压源电路版图的整体布局设计 在上面的章节中，已经简绍了带隙基准电压源电路的各个模块的设计方法，在本章中我们将会将各个模块画在

49、一起，并将把各个模块按照电路图的要求连在一起。连线时还应该注意各种设计规则的具体要求，只有满足了设计规则的要求，设计出来的版图才能通过验证。4.1 版图的分层与连接 大多数的电路版图有四种基本分层类型：导体：这些层是导电层，因为它们能够传送信号电压。扩散区、金属层、多晶硅层以及阱层都属于此类。隔离层：这些层是用于隔离的层，它在垂直方向和水平方向上将各个导电层互相隔离开来。无论是在垂直方向还是在水平方向上都需要进行隔离，以此来避免在个别电气节点之间产生“短路”现象。接触和通孔：这些层用于确定绝缘层上的切口。绝缘层用于分隔离体层，并且允许上下层通过切口或“接触”孔进行连接，像金属通孔或者接触孔就是

50、这类的例子。在钝化层上为绑定pad开孔则是接触层的另一种情况。注入层：这些层并不明确地规定一个新的分层或者接触，而是去定制或改变已经存在的导体的性质。例如，pmos晶体管和nmos晶体管的扩散区或有源区是同时被确定的。p+掩膜用于创建p+注入区，它通过使用p型注入而使某一扩散区成为p型区。这四种类型的层结合起来使用，就可以创建晶体管器件、电阻、电容以及互连。在几乎所有的情况下，版图设计所需设计的分层数目已经减小到制版工艺所要求的最小数目，这种最小数目的层称为绘图层。绘图层数目的最小化降低了cad软件的计算需求 ，减少了人为错误并简化了分层的管理。生成光学掩膜的掩膜层或者分层的形状有时会和绘图层

51、。首先，这些掩膜层的层数可能比绘图层多很多，在这种情况下，附加的掩膜层是从绘图层中自动生成的。另外，为了适应制造工艺的变化，掩膜层的尺寸可能会根据绘图层做一定的调整。这个调整会由制版工艺自动完成。应注意的是，隔离层从不需绘制出来，它总是隐含于掩膜层之中而作为制造工艺的一部分。绘制的每个图形是以“多边形”或“线形”方式输入连接的。多边形连接主要用于覆盖那些无法用简单矩形覆盖的区域。另外，多边形用于定义区域的方式非常灵活，这是因为它们可用诸如90角、45角或在极少数的情况下用手绘角度等多种角度来实现。使用多边形的优势包括以下几点：l 能用于圈起一个形状奇特的区域。l 易于绘制、增加或减少。l 在分

52、层结构的同一级以及同一层上，易于将一多边形和其他多边形拼接起来。使用多边形的劣势包括以下几点：l 不易于为一致性而对复杂多边形进行修改。l 在一些能使用线形的地方使用多边形，会比使用线形需要更多的计算机数据空间。图4-1 多边形实例线形连接是由起点、终点、中间顶点以及宽度值来确定的一种形状。由于线形具有一致的宽度，因此它主要用于连接器件，以及点对点的信号传送。线形易于处理，并且就数据而言，线形与多边形相比使用更少的计算机资源。线形的潜能在于：可以通过改变终端和顶点的形式来适应不同的版图风格和设计要求。用多个线形生成版图是线形的一种有效应用方式。只要确定了所要求的形状，就可以将线形展平开来，由此

53、得到多边形。利用线形生成第一版图会比用多边形方式更加快捷和有效。如果需要，还可以将线形转换成多边形。而逆向的转换则是非常有限的，线形并不易于由多边形来生成。在版图设计中，线形使用得越多，版图的设计效率就越高，而能使用多少线形则取决于版图的类型以及版图设计的习惯。线形比多边形易于修改，并且包含更少的计算机数据。图4-2 线形实例4.2 设计规则在对本论文版图进行设计时，必须遵守一系列规则。从根本上来说这些设计规则体现了制造工艺的物理限制。下面来介绍几种本论文版图设计遵守的几种规则：宽度规则：多边形的最小宽度是一个关键尺寸，它定义了制造工艺的极限尺寸。晶体管的最小栅长就是这一规则的典型例子。如果在

54、某一层中违反了最小宽度规则，那么就有可能在该层上产生开路现象。如果宽度小于某一特定值，那么制造工艺就无法保证可靠地连续的连接或连线。因而在线形中的某点若违反了规则，那么在这个点上就很可能会产生裂口。值得注意的是，与电源相连的金属层就是一个带有特殊电学特性的多边形的实例。由于这些金属层上通过的电流较大，这就迫使其宽度要比最小设计规则大得多，这一宽度的确切值由电流的大小决定，而不会指定为固定值。当大电流穿过窄的金属线就会像熔丝一样，通过时间过长或维持在较大电流的峰值时，都会使金属多边形在应力作用下断开。多边形的长度通常没有限制；可是在某些工艺中，可能会对最小面积进行规定（例如，对于通孔或接触孔来说

55、，必须同时满足宽度和长度规则）。下图举例说明了本论文版图设计中用到的几个重要宽度规则，其中metal1的最小宽度为0.6个m，active的最小宽度为0.6个m，poly的最小宽度为0.55个m。图4-3 宽度规则举例间距规则：间距规则是另一个关键尺寸，它指的是两个多边形之间的最小距离。一般来说，间距规则可以用来避免在两个多边形之间形成短路。在某以分层上，间距规则和宽度规则一起，共同定义该分层的间距。再考虑内部互连和布线空隙率时，分层的间距是一个重要参数。与宽度规则类似，间距规则不但应用于同一层上的多边形，也应用于不同层之间或不同情况下的多边形或结构。有源上的接触孔和多晶硅栅之间要求有一定的间距，这就是一个不同层之间遵守间距规则的实例。下图举例说