数字逻辑虚拟实验指导书

1、目 录目 录1第一章 数字逻辑虚拟实验简介21.1虚拟实验环境介绍21.2虚拟实验的一般步骤41.3 实验调试方法5第二章 常用组件介绍62.1逻辑门电路62.2触发器92.3功能部件10第三章 实验方案143.1 组合逻辑电路143.1.1舍入与检测电路的设计143.1.2全加/全减器设计153.2 同步时序逻辑电路173.2.1同步模4可逆计数器173.2.2“1001”序列检测器193.3 异步时序逻辑电路设计213.3.1脉冲异步计数器的设计213.3.2启停电路设计233.4 算术电路设计243.4.1串行加法器的设计243.4.2十进制加法器的设计263.5 控制电路的设计283.

2、5.1时钟脉冲控制器的设计283.5.2时序脉冲产生器的设计30附录i 虚拟实验平台中提供的芯片321组合逻辑芯片321.1常用逻辑门芯片321.2常用中规模芯片382时序逻辑芯片492.1触发器类芯片492.2中规模时序逻辑芯片53附录ii 半导体集成电路型号命名法66第一章 数字逻辑虚拟实验简介1.1虚拟实验环境介绍传统的数字逻辑实验是针对问题所提出的设计要求，经过分析、综合制定实现方案，并在特定的硬件环境下，通过使用各种物理器件构造出相应的逻辑电路，对理论设计方案的正确性加以验证。数字逻辑虚拟实验台是对真实硬件实验环境的“虚拟化”，图1-1所示是一个简单的虚拟实验台。图1-1 数字逻辑虚

3、拟实验台数字逻辑虚拟实验台由输入控制实验电路模块输出显示等三个部分组成。虚拟实验箱与真实实验箱相比具有稳定性高、配置灵活的优点。根据实验规模的大小，三个部分中的模块数目可以灵活的进行配置。例如，当实验所需的电路模块增多时，可提供规模相应更大的实验箱，如图1-2所示。图1-2 相对图1-1规模更大的数字逻辑虚拟实验台1。输入控制部分输入控制部分位于实验箱的下方，包括：（1） 逻辑开关。ki插座的输出对应于开关ki设置的相应逻辑值，开关向上表示输出高电平，逻辑值为“1”；开关向下表示输出低电平，逻辑值为“0”，实验中可根据需要设置数据或控制状态。（2） 按钮开关。按钮开关pi是由r-s触发器消颤动

4、电路组成的单脉冲发生器，用于产生单脉冲信号。每按一次按钮pi时，相应的输出插座pi输出脉冲一个，用于时序发生器的启动信号或实验电路的脉冲信号。（3） vcc对cnd 可输出5v直流电源。（4） 时钟信号发生器，可控制发出4种不同频率的时钟信号。2实验电路模块实验电路模块位于实验箱的中间，包括不同规模的集成电路插座。每个插座上可以插入引脚数目匹配的芯片。3。输出显示部分位于实验箱的上方，包括：（1） 显示灯。显示灯为红色，当li插座接高电平时，灯亮；当li插座接低电平或没接信号时，灯灭。在实验中可用来显示数据或实验电路的输入输出状态。 输出显示部分位于实验箱的上方，包括：（2） 七段译码显示器。

5、利用逻辑电平开关打入十进制数对应的8421码电信号，显示器即显示“0”“9”各数字。实验时，可用来显示相应的输出数据。右图是虚拟实验台上的七段译码显示器，其中，上一排接线柱“da8 da4 da2 da1 1dp”对应左边的七段译码显示器，下面的一排接线柱“db8 db4 db2 d1 dp”对应右边的七段译码显示器。1.2虚拟实验的一般步骤数字逻辑虚拟实验的一般程序可分为准备阶段、布线与验证阶段、调试阶段以及实验完成后书写实验报告等。1。实验准备阶段实验前的准备工作做得越充分，实验成功的可能性就越大。因此，不可忽视实验前的准备，实验前应做好如下工作。（1） 认真阅读实验目的、要求及内容，并复

6、习有关的理论知识；（2） 根据实验内容所提出的要求，给出问题的逻辑描述并写出相应逻辑函数表达式。（3） 根据实验所提供的集成电路组件，将输出函数表达式转换成适当的形式，并绘制逻辑电路图。2布线与方案验证完成理论设计后，即可在虚拟实验台上进行布线与方案验证。（1） 器件安装，即在虚拟实验台上插入实验提供的组件。（2） 布线，即建立芯片引脚之间的真确连接。连线时最好选用不同颜色，以便区别不同用途。（3） 方案验证。确认连接无误后，即可打开实验台电源并拨动相应开关等，同时观察输出显示灯或七段显示译码器的状态变化。操作时记录输入输出结果，并将记录结果与理论值进行比较。如果实验结果正确，则实验成功；如果

7、实验结果不正确则必须进行调试。3分析与思考实验完成后，应对实验结果和各种实验现象进行分析与思考，找出理论与实际的差距，提出自己的见解。最后，应回答指定的思考题。4实验报告在完成全部实验过程后，可利用工具自动生成实验报告。实验报告一般包括以下几项内容：（1） 实验目的；（2） 实验所用仪器和组件；（3） 实验内容；（4） 实验逻辑电路图；（5） 实验布线方案；（6） 实验结果分析；（7） 回答思考题。1.3 实验调试方法尽管在实验前做好了充分准备，实验过程中也很认真，但依然可能发生各种非正常现象，使实验结果与设计要求有出入，致使电路不能完成预期的逻辑功能，通常将其称为“电路故障”。因此，我们在进

8、行实验时必须认真记录各种非正常现象，并对记录结果进行分析，找出故障原因。产生故障的原因通常有下面几种： 1.电路设计错； 2.连线错误；3.集成电路组件使用不当或功能不正常； 4.操作错误等。为使实验顺利进行，或便于排除故障，在完成连线后，应对所有连线复查一遍，检查是否漏接和错接。在实验中，如果出现故障，首先应检查实施的正确性，即操作是否正确，连线是否有错等。若连线有错，则只需纠正即可。如果肯定连和操作均无问题，则应检查设计方案，看所设计的电路图是否能满足逻辑功能的要求，这一点也是不可忽视的。 在排除故障和错误的过程中，应对排错的方法、修改后的设计方案等作详细记录。实验中常见的错误有芯片未连接

9、电源线和地线，电源开关未打开，接线错误，芯片错用，设计方案有错误等。第二章 常用组件介绍2.1逻辑门电路 一二输入四与非门74ls00 y= aba b(a) 逻辑图& vcc 4b 4a 4y 3b 3a 3y 1a 1b 1y 2a 2b 2y gnd（b）外引线排列图14 13 12 11 10 9 8 74ls001 2 3 4 5 6 7 二 。二输入四或非门74ls02 vcc 4y 4b 4a 3y 3b 3a1y 1a 1b 2y 2a 2b gnd(b) 外引线排列图14 13 12 11 10 9 8 74ls021 2 3 4 5 6 7y= a+ba b(a) 逻辑图1

10、 三六门反向器74ls04 vcc 6a 6y 5a 5y 4a 4y1a 1y 2a 2y 3a 3y gnd(b) 外引线排列图14 13 12 11 10 9 8 74ls041 2 3 4 5 6 7y=a a(a) 逻辑图 1四二输入四与门74ls08 vcc 4b 4a 4y 3b 3a 3y1a 1b 1y 2a 2b 2y gnd(b) 外引线排列图14 13 12 11 10 9 8 74ls081 2 3 4 5 6 7y=aba b(a) 逻辑图 &五三输入三与非门74ls10 y=abca b c(a) 逻辑图 & vcc 1c 1y 3c 3b 3a 3y1a 1b

11、2a 2b 2c 2y gnd(b) 外引线排列图14 13 12 11 10 9 8 74ls101 2 3 4 5 6 7 y=abcd a b c d（a）逻辑图 & vcc 2d 2c nc 2b 2a 2y1a 1b nc 1c 1d 1y gnd(b) 外引线排列图14 13 12 11 10 9 8 74ls201 2 3 4 5 6 7六 四入双与非门74ls20 七三输入三或非门74ls27 vcc 1c 1y 3c 3b 3a 3y1a 1b 2a 2b 2c 2y gnd(b) 外引线排列图14 13 12 11 10 9 8 74ls271 2 3 4 5 6 7 y=

12、a+b+ca b c(a) 逻辑图 1八二输入四或门74ls32 vcc 4b 4a 4y 3b 3a 3y1a 1b 1y 2a 2b 2y gnd(b) 外引线排列图14 13 12 11 10 9 8 74ls321 2 3 4 5 6 7y=a+ba b(a) 逻辑图1九. 二输入四异或门74ls86y=ab= a b + a ba b（a）逻辑图=1 vcc 4b 4a 4y 3a 3b 3y1a 1b 1y 2a 2b 2y gnd(b) 外引线排列图14 13 12 11 10 9 8 74ls861 2 3 4 5 6 72.2触发器一负沿触发双j-k触发器74ls73 1j

13、1 q 1q gnd 2k 2q 2 q1ck 1clr 1k vcc 2ck 2clr 2j (b) 外引线排列图14 13 12 11 10 9 8 74ls731 2 3 4 5 6 7 q qclr(a) 逻辑图 k ck j 输 入 输 出clr ck j k q l x x x lh h l l qo h h l hl h l h lh h h h qo h h x x q (c) 功能表 二正沿触发双d触发器74ls74 vcc 2rd 2d 2c 2sd 2q 2q 1rd 1d 1c 1sd 1q 1 q gnd (b) 外引线排列图14 13 12 11 10 9 8 74

14、ls741 2 3 4 5 6 7 q qrd sd(a) 逻辑图c d 输 入 输 出 sd rd c d q l h x x h l h l x x l h l l x x h* h* h h h h l h h l l h h h l x qo (c) 功能表 注：* 这种情况下是不稳定的，即当预置和清除输入回到高电平时，状态将不能保持。2.3功能部件一十进制计数器74ls90 cpa nc qa qd gnd qb qc cpb r01 r02 nc vcc s 91 s 92 (a) 外引线排列图14 13 12 11 10 9 8 74ls901 2 3 4 5 6 7 输 入 输

15、 出cp r01 r02 s9 1 s92qd qc qb qax h h l x l l l lx h h x l l l l lx x x h h h l l h x l x l 计 数 l x l x 计 数 l x x l 计 数 x l l x 计 数 （b）复位记数功能表 n 输 出 qd qc qb qa0123456789 l l l l l l l h l l h l l l h h l h l l l h l h l h h l l h h h h l l l h l l h 计数脉冲n最低位 qa qb qc qd 最高位 计数脉冲n cpa cpb （c）8421码计数

16、方式 qa qb qc qdcpa 74ls90cpb m=5 m=2 (d) 计数时的状态表 二 .五位移位寄存器74ls96clr 串行data ck 置数ld(b) 逻辑图qa qb qc qd qe 74ls96 a b c d eclr qa qb qc gnd qd qe datack a b c vcc d e ld (a) 外引线排列图16 15 14 13 12 11 10 9 74ls961 2 3 4 5 6 7 8清除clr置数ld预 置时钟ck串行data输 出a b c d eqa qb qc qd qellhhhhhhlxhhhlllx x x x xl l l

17、l lh h h h hl l l l lh l h l hx x x x xx x x x xx x x x xxxxlllxxxxxxhll l l l ll l l l lh h h h hqa0 qb0 qc0 qd0 qe0h qb0 h qd0 hqa0 qb0 qc0 qd0 qe0h qa n qb n qc n qd nl qa n qb n qc n qdn （c）功能表三四位数值比较器74ls85 vcc a3 b2 a2 a1 b1 a0 b0b3 ab fab fa=b fab gnd(a) 外引线排列图16 15 14 13 12 11 10 9 74ls851 2

18、 3 4 5 6 7 8比 较 输 入联 级 输 入输 出a3 b3a2 b2a1 b1a0 b0ababfab3a3b2a2b1a1b0a0b0a0=b0a0=b0a0=b0a0=b0a0=b0a0=b0xxxxxxxx100x10xxxxxxxx010x10xxxxxxxx001100101010101000010101010101000100000000001100 （b）功能表四 双全加器74ls183 vcc 2a 2b 2cn 2cn+1 nc 2 1a nc 1b 1cn 1cn+1 1 gnd (b) 外引线排列图14 13 12 11 10 9 8 74ls1831 2 3

19、4 5 6 7 (a) 逻辑图 cn+1a b cn五四位并行加法器74ls83b4 4 c4 c0 gnd b1 a1 1a4 3 a3 b3 vcc 2 b2 a2(a) 外引线排列图16 15 14 13 12 11 10 9 74ls831 2 3 4 5 6 7 8 功能如下： 该芯片可实现两个四位二进制数a4a3a2a1和b4b3b2b1相加。c0为进位输入，4321为和数输出，c4为两数相加产生的进位输出。 引 线 名 称功 能输入端clrld d,c,b,acpu cpd 清除预置控制预置初置累加记数脉冲累减记数脉冲输出端qdqcqbqa记数置进位输出负脉冲借位输出负脉冲六四位

20、二进制同步可逆计数器74ls193vcc a clr qcb qcc ld c d b qb qa cpd cpu qc qd gnd (a) 外引线排列图16 15 14 13 12 11 10 9 74ls1931 2 3 4 5 6 7 8 （b）功能表 七七段译码 / 驱动器74ls48引线名称功 能 dcba检查显示码各段工作灭零输入8421bcd码灭零输入/ 灭零输出a,b,c,d,e,f,g七段译码值 vcc f g aibr b d ca d gnd e (a) 外引线排列图1 162 153 144 135 126 117 108 9bc lt ib / qbr （b）引线功

21、能表输 入 输 出 d c b aa b c d e f g h h l l l lh x l l l hh x l l h lh x l l h hh x l h l lh x l h l hh x l h h lh x l h h hh x h l l lh x h l l h h h h h h h h h h hh h h h h h ll h h l l l lh h l h h l hh h h h l l hl h h l l h hh l h h l h hl l h h h h hh h h l l l lh h h h h h hh h h l l h h （c）译码功能表

22、第三章 实验方案3.1 组合逻辑电路3.1.1舍入与检测电路的设计一、实验目的掌握组合逻辑电路的设计方法及简化技术，熟悉常用门电路的使用方法。二、实验所用组件三输入三与非门组件2片，型号为74ls10；二输入四与非门组件2片，型号为74ls00；六门反相器组件1片，型号为74ls04；二输入四异或门组件1片，型号为74ls86。三、实验内容用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为842i码，f1为“四舍五入”输出信号，f2为奇偶检测输出信号。当电路检测到输入的代码大于或等于(5)10时，电路的输出f1=1；其他情况f1=0。当输入代码中含1的个数为奇数时，电路的输出f2=1

23、，其他情况f2=0。该电路的框图如图3.1所示。b4b1b8f1f2b2舍入与检测 电 路图3. 1 舍入与检测电路结构框图四实验步骤1理论设计（1）列出真值表； （2）写出输出函数表达式，并画出逻辑电路图。2安插芯片和布线在虚拟实验台上安插好所需芯片，并按照所设计的电路图接线，注意将电路的输入端接实验台的开关（例如，b8、b4、b2、b1分别接k1、k2、k3、k4），电路输出按至实验台显示灯（例如，f1、f2分别接指示灯l1、l2）。3功能验证通过拨动开关输入8421代码。每输入一个代码后观察显示灯，并将结果记录在表3.1中。 表3.1b8b4b2b10000000011000011110

24、000110011000101010101f1f24实验结果分析将操作记录结果与理论设计比较，看是否实现了预定功能，若未实现预定功能则应该分析实验现象，找出故障原因。5思考题 （1）化简包含无关条件的逻辑函数时应注意什么？ （2）多输出逻辑函数化简时应注意什么？（3）你所设计的电路是否达到了最简？为什么？3.1.2全加/全减器设计一、实验目的掌握简单运算电路的设计方法及实现过程。二、实验所用组件三输入三与非门组件1片，型号为74ls10；二输入四与非门组件1片，型号为74ls00；六门反相器组件1片，型号为74ls04；二输入四异或门组件1片，型号为74ls86；三、实验内容用给定的与非门和异

25、或门设计一电路，该电路既能实现一位加法器又能实现一位减法器的功能。当电路的控制状态s=0时，电路实现加法运算；当电路的控制状态s=1时，电路实现减法运算。其框图如图3.2所示：图3.2全加/全减器的结构框图全加/全减器sabcf1f2四、实验步骤 1理论设计（1）列出真值表； （2）写出输出函数表达式，并画出逻辑电路图；2安插芯片和布线在虚拟实验台上安插好所需芯片，并按照所设计的电路图接线，注意将电路的输入端接实验台的开关，电路输出接至实验台显示灯；3功能验证通过拨动开关输入。每输入一个代码后观察显示灯，并将结果记录在表3.2中。表3.2s a b cf1 f2s a b cf1 f20 0

26、0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 14实验结果分析将操作记录结果与理论设计比较，看是否实现了预定功能，若未实现预定功能则应该分析实验现象，找出故障原因。5. 思考题 （1）你理解了如何用逻辑运算实现算术运算吗？ （2）全加器与全减器有哪些相同？哪些不同？3.2 同步时序逻辑电路3.2.1同步模4可逆计数器一、实验目的掌握同步时序逻辑电路的设计方法，加深对同步时序电路工作过程的理解；熟悉触发器的使用。二、实验所用组件负

27、沿双jk触发器组件2片，型号为74ls73；二输入四与非门组件2片，型号为74ls00；二输入四或非门组件1片，型号为74ls02；三输入三与非门组件1片，型号为74ls10；二输入四异或门组件1件，型号为74ls86；六门反向器组件2片，型号为74ls04 。三、实验内容利用所给组件，设计一个mealy型同步模4可逆计数器，其框图如图3.3所示：z图3.3 同步模4可逆计数器框图可 逆计数器xcpy2y1 图中，x为控制变量，当x0时进行加1计数，x=1时进行减1计数；y2、y1为计数状态；z为进位或借位输出信号。四、实验步骤 1理论设计（1）作出状态图和状态表； （2）写出激励函数和输出函

28、数表达式，并画出逻辑电路图；2安插芯片和布线在虚拟实验台上安插好所需芯片，并按照所设计的电路图接线，注意将电路的输入端x接实验台的开关，时钟端接单脉冲；电路的输出和状态接至实验台显示灯；3功能验证先将输入端x对应的开关拨向“0”，然后输入四个单脉冲。再将输入端x对应的开关拨向“1”，然后输入四个单脉冲。观察显示灯的变化，并将结果记录在表3.3中。表3.3现 态y2 y1次态/输出z输入x=0输入x=10 00 11 01 14实验结果分析将操作记录结果与理论设计比较，看是否实现了预定功能，若未实现预定功能则应该分析实验现象，找出故障原因。5. 思考题 （1）同步时序电路与组合电路有何区别？ （

29、2）你理解了mealy型电路输出与输入和状态的关系吗？（3）用时间图说明z ，y2,y1与cp之间的关系。（4）假如要你设计一个模6可逆计数器，需要用多少个触发器？3.2.2“1001”序列检测器一、实验目的掌握同步时序逻辑电路中序列检测器的设计方法，加深对同步时序逻辑电路两种模型的理解。二、实验所用组件双d触发器组件2片，型号为74ls74；二输入四与非门组件2片，型号为74ls00；二输入四或非门组件1片，型号为74ls02；三输入三与非门组件1片，型号为74ls10；二输入四或门组件1件，型号为74ls32；六门反向器组件2片，型号为74ls04。 三、实验内容利用所给组件分别按meal

30、y型和moore型同步时序逻辑电路的设计方法设计一个“1001”序列检测器。其框图如图3.4所示。序列检测器x时钟z图3.4 “1001”序列检测器结构框图该电路的逻辑功能是在输入端x上串行输入二进制字符串，每一位二进制字符与时钟脉冲cp同步。每当输入的字符串中出现“1001”序列时，在输出端z产生一个高电平，即z=1，其它情况z=0。典型输入、输出序列如下：x：0 1 0 0 1 0 1 0 1 1 0 0 1 0 0 1z：0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1四、实验步骤 1理论设计（1）作出两种模型的状态图和状态表； （2）写出两种模型的激励函数和输出函数表达式

31、，并画出逻辑电路图；2安插芯片和布线在虚拟实验台上安插好所需芯片，并按照所设计的电路图接线，注意将电路的输入端x接实验台的开关，时钟端接单脉冲；电路的输出和状态接至实验台显示灯；3功能验证拨动输入端x对应的开关输入二进制代码，每拨动一次数据开关按一下单脉冲键以便将给定输入序列送入检测器中，同时记下显示灯li的状态。分别将mealy和moore电路的实验结果记录在表3.4和表3.5中。 表3.4 表3.5现 态y2 y1次态输出z输入x=0输入x=10 00 11 01 1现 态y2 y1次态/输出z输入x=0输入x=10 00 11 01 14实验结果分析将操作记录结果与理论设计比较，看是否实

32、现了预定功能，若未实现预定功能则应该分析实验现象，找出故障原因。5. 思考题（1） mealy型电路和moore电路有哪些区别？（2） 在你所设计的电路中是否存在多余状态？若有多余状态，会对电路的正常工作状态产生怎样的影响？3.3 异步时序逻辑电路设计3.3.1脉冲异步计数器的设计一、实验目的 熟悉并掌握脉冲异步时序电路的分析方法，加深对异步时序电路的理解。掌握电平异步时序电路实验的设计方法及如何消除临界竞争。二、实验所用组件双j-k触发器芯片二片，型号为74ls73；二输入四与门芯片一片，型号为74ls08；六门反相器 一片，型号为7ls04；三输入三“与非”门 一片，型号为74ls10 。三、实验内容将图3.5所示的脉冲异步计数器电路图在实验台上实现；分析该计数器工作原理。图3.5 脉冲异步计数器结构框图四、实验步骤1安插芯片和布线在虚拟实验台上安插好所需芯片，并按照图3.5所示的电路图接线，将图中的输入端x接单脉冲按钮p1；各触发器的输出端q4，q3，q2，和q1分别接至指示灯l4，l3，l2和l1；将输出端z接至指示灯l6 。2功能验证首先将各触发器清零。即将所有触发器置零端rd接至开关k1，通过拔动开关实现清零。按动单脉冲按钮