[毕业设计精品]高速雷达数据采集系统的FPGA设计

1、目 录摘要引言1第一章 系统的背景及功能的描述21.1 系统的背景及功能的描述2第二章 数据采集系统的设计4 2.1 系统的结构设计4 2.1.1 术语定义和数据组织4 2.2 硬件设计42.2.1 精细采集模块结构42.2.2 通信接口部分6 2.3 软件设计 7 2.31 fpga内部功能模块分析7 2.32 采集控制模块8第三章 fpga在系统中的应用9 3.1时钟及相关网络9 3.2双端口ram9 3.3 控制逻辑9第四章fpga的完成工作104.1 采集波门的产生104.2 方位寄存器和距离寄存器104.3 记录当前方位和当前距离104.4 波门的产生和终止114.5 在每帧数据开始

2、时添加标志位114.6 精细采集数据的存储114.7 数据传输12结论16致谢17参考文献18 高速雷达数据采集系统的fpga设计 摘要 数据采集技术是信号处理的一个非常重要的环节，广泛应用于通信、雷达、图像处理等领域。 在数据采集系统的前端数字信号处理（digital signal processing，dsp）中，如fft、fir、iir 滤波等，以往一般都是利用dsp 内部的硬件乘法器加软件控制来实现。dsp 的工作方式是通过内部的cpu 逐条执行软件指令来完成各种运算和逻辑功能的，在排队式串行指令执行方式下，工作速度和效率也将大打折扣。为了提高数字信号处理速度，现在一些实现专用算法的d

3、sp 模块和通信接口也由fpga 或者cpld 实现。 常用的数据采集方案往往采用单片机或dsp(数字信号处理器)作为控制器，控制adc(模-数转换器)、存储器和其他外围电路的工作。但由于单片机本身的指令周期以及处理速度的影响，难以达到多通道高速数据采集系统的要求，dsp虽然可以实现较高速的数据采集，但其速度提高的同时，也提高了系统的成本；并且单片机和dsp的各种功能要靠软件的运行来实现，执行的速度和效率较低，软件运行时间在整个采样时间中占很大的比例。而fpga(现场可编程门阵列)在高速数据采集方面有单片机和dsp无法比拟的优势，fpga具有时钟频率高，内部延时小，全部控制逻辑由硬件完成，速度

4、快，效率高，组成形式灵活等特点。 本文提出了一种用于雷达回波信号采集的高速雷达数据采集系统的设计方法。该系统由fpga芯片之间的逻辑控制，具有设计灵活、结构简单、实时性高、可靠性高等特点，实现了对数十兆赫的回波信号进行的采样和存储。关键词：高速雷达；数据采集系统；现场可编程门阵列design of high speed radar data sampling system based on fpgaabstract the data collect technology is a very important link of signal treatment , applies to fiel

5、ds such as communication , radar , image treatment broadly. in data collect system fore-end digital signal processing (digital signal processing , dsp), if fft , fir , iir wave filtering etc., be to make use of the internal dsp hardware multiplier to add a software come to come true under the contro

6、l of in the past in general. the dsp mechanics is to accomplish the various arithmetic and logic function by the fact that internal cpu carries out a software article by article coming instruction , the operating rate and efficiency cant will big under queuing system serial instruction implementatio

7、n way, selling at a discount. for improving digital signal processing speed, the dsp module and communication interface realizing the special use algorithm realize a few now also from fpga or cpld.the commonly used data acquisition plan often uses the monolithic integrated circuit or dsp (digital si

8、gnal processor) takes the controller, controls adc (mold - number switch), the memory and other periphery electric circuit work. but as a result of the monolithic integrated circuit itself instruction cycle as well as the processing speed influence, achieves the multichannel high speed data gatherin

9、g system with difficulty the request, dsp although may realize the high speed data acquisition, but its speed enhances at the same time, also enhanced the system cost; and the monolithic integrated circuit and dsp each kind of function must depend on the software the movement to realize, the executi

10、on speed and the efficiency are low, the software running time accounts for the very great proportion in the entire sampling time. but fpga (scene programmable gate array) has the superiority in the high speed data gathering aspect which the monolithic integrated circuit and dsp are unable to compar

11、e, fpga has the clock frequency to be high, the internal time delay is small, the completely control logic completes by the hardware, the speed is quick, the efficiency is high, composes the form nimbly and so on the characteristics.the design of high speed radar data sampling system is introduced i

12、n this paper.high speed radar data gathering system design method. logic control among chips in this system is implemented by fpga (field programmable gate array) this system has some characteristics :vivid design ,sample construction ,high real time function ,high dependable etc., which has realize

13、d sampling and memory that the logarithmic ten megahertz echo signal carries out.key words high speed radar; data sampling system; fpga引言数据采集是数字信号处理过程中的一个重要环节，在低速数据采集领域，系统要求的采样速率低，数传输量小，系统的实现较容易，常用单片机系统完成数据采集、串行接口完成数据传输；在高速数据采集领域，系统要求的采样速率高、采集精度高、数据传输量大，于是系统的抗干扰、数据的传输、数据的存储问题就成了系统构建必须克服的关键问题。随着数据采集对

14、速度性能的要求越来越高，传统采集系统的弊端就越来越明显。单片机的时钟频率较低且需用软件实现数据采集，这使得采集速度和效率降低，此外软件运行时间在整个采样时间中也占很大的比例。目标的识别需要高精度的数据，为了得到这些数据，必须以更高频率对回波进行采集。而用于目标识别的精确数据所使用的采样频率通常需要达到36mhz或更高，为了满足数据采集对速度的要求，本文就着重介绍了一种基于fpga设计实现的高速数据采集系统。系统使用的开窗采集是在目标检测成功完成的前提下进行的。它利用目标检测的结果，得到目标方位和距离信息，然后在下一次雷达扫描中，在该方位和距离上形成脉冲为1us的采集波门，利用这一采集波门控制采

15、样电路模块，完成一次高采样频率、高精度的采集。第一章 系统的背景及功能的描述1.1系统的背景及功能的描述 在许多仪器和控制系统中，高速数据采集电路是必不可少的，也是经常需要解决的问题。我们设计的数据采集系统就可以通用在许多仪器和控制系统中。数据采集电路设计方法很多，但往往离不开a/d转换电路、数据缓存电路、控制逻辑电路、地址发生器、址译码电路等。而数据缓存、控制逻辑、地址译码等电路通常是由ram芯片、与非门、触发器、缓冲/驱动器等构成。我们用（fpga）可编程门阵列电路来实现这些器件的功能。 数据传送的查询方式和中断方式都是在cpu的控制下进行的，因而传输速度受指令运行速度。直接存储器存取方式

16、，即dma(direct memory access)方式。存储器与外设在dma控制器控制下，直接传送数据而不通过cpu，传输速率主要取决于存储存取速度。所以在dma过程中，数据传输完全由dma控制器控制，不占用cpu的时间。随着电子技术的发展，在智能化系统中要求传送的数据量愈来愈大，速度愈来愈快，所以设计性能优良的高速数据采集电路一直是电子设计中的一个关键技术。在高速数据采集系统中，若采用指令方式控制a/d转换，则至少需要34条指令，当指令执行时间大于a/d转换器的采样时间时，就会极大地限制a/d转换器的速度；若采用直接存储器存取，即dma（direct memory access）传送方式

17、，可以最大限度地达到a/d转换器的最高采样率，但是这种方式需要有专门的dma控制器，同时要求cpu支持这种接口，由于单片机一般不能和专用的dma控制器直接接口，因此在单片机控制的高速数据采集系统中dma方式很难实现。fpga(fieldprogrammablegatearray)即现场可编程门阵列，它是在pal、gal、epld等可编程器件的基础上进一步发展的产物。fpga其集成规模比较大，适用于时序、组合等各种逻辑电路应用场合，兼有串、并行工作方式和高集成度、高速、高可靠性等明显的特点，其时钟延迟可达纳秒级，同时，在基于芯片的设计中可以减少芯片数量，缩小系统体积，降低能源消耗，提高系统的性能

18、指标和可靠性。它是作为专用集成电路(asic)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。而且fpga的现场可编程技术使可编程器件在使用上更为方便，大大减少了设计费用，降低了设计风险。fpga在通信、数据处理、网络、仪器、工业控制、军事和航空航天等众多领域得到了广泛应用。随着功耗和成本的进一步降低，fpga还将进入更多的应用领域。 如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低fpga与pcb并行设计的复杂性等问题，一直是采用fpga的系统设计工程师需要考虑的关键问题。如今，随着fpga向更高密度、更大容量、更低功耗和集成更多i

19、p的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于fpga前所未有的性能和能力水平而带来的新的设计挑战。由于雷达重复扫描周期中，回波信号往往只占很小的时间部分。为了高效地获取回波数据，往往采用距离窗口推迟采样，以便滤除雷达重复周期中与目标无关的信号，提高数据有效率。因此系统触发信号、采样门、采样距离等都在变化。数据采集系统要解决的问题主要是数据的采集和传输问题。为了增强设计的灵活性和可扩展性，系统采用fpga（field programmable logic array）来实现对ad转换器、数据缓冲器、时钟、数据传输的逻辑控制。 第二章 数据采集系统的设计本数据系统以fpg

20、a为中心、主要包括数据采集电路、通信接口电路、电源模块等几部分。其中中心控制逻辑主要负责产生各部分的控制信号，完成对整个系统的逻辑控制和对来自面板的工作模式控制信号的软件消抖，并对所采数据进行编祯处理，电源模块为该系统供电的同时，也为前端传感器提供了供电电源。fpga(field programmable gate array)是从pal，gal发展而来的阵列型高密度plo器件，具有高密度，高速度，低功耗等特点。特别适合实现复杂的组合逻辑。2.1 系统的结构设计2.1.1 术语定义和数据组织一个采样周期内的系统采集的数据称为一帧数据。系统设置的缓存能容纳多帧数据，当缓存存储容量不够存下一帧数据

21、时就要转移数据，每次转移的数据称为一块数据。数据采集的目的是在信号发生后再现信号，所以为了便于数据回放（软件回放或者硬件回放），必须保存数据帧和数据块相关信息。系统保存的数据包括：被采样信号数据；采样门采样距离、采样宽度；数据帧、数据块相关信息。2.2 硬件设计 2.2.1 精细采集模块结构图1中，i路和q路雷达信号首先分别进入衰减选择，接着进入直流电平调整，然后进入ad转换，在36mhz采样频率下完成12位分辨率的ad转换，实现i路和q路的数据采集。这里使用的ad芯片型号为ad9226-ars，其主要性能指标：转换速度65ms/s，精度为12位。具体的应用电路见图2.该电路使用单端输入，输入

22、电压必须在0.51.5v之间，这可以通过一个运算放大器实现，本系统使用ad8086运放，实现直流电平调整，同时也起到缓冲的作用。具体电路图见图3。为了尽可能提高ad转换后数据的分辨率，对电源、接地、电路布局进行了一些处理。所选用的运算放大器、电阻、电容等器件具有稳定的性能，电阻电容温漂小、漏电小。模拟输入的引线尽可能的短、粗。这些措施对实现分辨率指标有一定的帮助，保证了数据来源的可靠性。max4221 ad8056 ad9226 lcx574 xcs3正北脉cy7c1041 i路max4221 ad8056 ad9226 lcx574 q路 同步脉冲 方位脉冲 衰减选择直流电平调整12位a/d

23、转换数据锁存逻辑控制数据加头保存数据图1 精细采集模块结构图2 ad9226应用电路图图3 采用ad8056运放实现直流电平调整2.2.2 通信接口部分通用串行总线usb是一种新型的通信标准，它具有使用灵活，连接方便，通信速度快，能独立供电等特点。目前，越来越多的计算机外围设备开始采用usb的通信接口。由于本系统采集速度高数据量大，因此，也采用了usb通信接口。目前生产usb芯片的厂商很多，主要的产品有cypress公司的ez-usb，phipilips公司的pdusbd12，national semiconductor公司r的usb9604等。本设计采用的是cypress公司的带8051内核

24、单片机的ez-usb系列参cy7c68013。该芯片采用改进的8051内核，与标准的8051指令完全兼容，除此之外内部还集成了存储器、智能usb接口引擎、usb收发模块、串行口等。在usb下芯片cy7c68013c和epf10k10tc144-3fpga之间采用了fifo（first in first out sram）芯片作为数据交换的缓冲连接，这样可以使usb接口芯片和fpga之间的最大数据交换速度超过usb总线的速度，使之不会成为数据传输的瓶颈，从而使fpga和主机之间的数据传输速度只受usb协议限制。由于cy7c68013c芯片内嵌8位8051处理器，因此使用两片fifo芯片实现fpg

25、a和usb接口之间的双向通信。fifo芯片选用具有16k9bits内存的idt7206，从fpga传输的数据首先保存在fifo中，然后再由cy7c68013带走，这样使数据的传输不会出现堵塞的情况。对与idt7206只具有双端数据总线和状态信号，没有地址总线，所以fpga采用i/o译码的方式直接访问fifo。fifo的状态信号有空、半满和满，它们都是低电平有效，通过这三个信号就可以灵活的控制fifo的读写。cypress公司为ez-usb系列的芯片提供了固件程序和驱动程序模块和例程。固件程序与驱动程序可以独立的被调试，且调试方便，相对于其它usb芯片，可以提高开发速度。2.3 软件设计2.3.

26、1 fpga内部功能模块分析fpga内置多个功能部件，主要包括雷达信号采集控制模块与pci接口逻辑模块。fpga内部功能组成原理图如图4所示。图4 fpga内部逻辑原理图图中共有两个模块，xd模块主要完成对输入信号的消抖，能使系统工作更稳定。sample模块是本系统的核心部分，它主要负责各部分的逻辑控制及ad采样数据的编祯处理。fpga作为系统总的控制枢纽，参与了系统具体任务的实现。内部功能模块的工作过程为：首先采集控制模块通过对ad转换电路的时序控制将雷达视频信号转换成数字信号并暂存于fpga内部双口ram中，然后再将双口ram中的数据通过pci接口逻辑模块送往计算机。2.3.2 采集控制模

27、块本系统要求能够在普通显示器上对采集的雷达视频回波信号进行长时间的实时显示。同时在显示过程中，可对任意区域设置采集方位和距离波门，将采集的数据实时存储在磁盘阵列上。采集卡与计算机之间的数据交换以fpga内部配置的高速双口ram作为数据传输的缓冲器，采用两片双口ram乒乓切换的方式进行数据传输。具体方法为：在fpga内部配置两片双口ram，采集开始时，将采集数据往第一片双口ram中写，当第一片双口ram写满时，采集控制模块产生乒乓切换信号，数据自动存入第二片双口ram中，同时以dma方式将第一片双口ram中的采集数据传送给计算机,如此轮换交替。这样dma传输和接收a/d数据可以同时进行，而dma

28、的速率远大于a/d采集速率，从而有效地避免数据丢失。第三章 fpga在系统中的应用fpga领域的快速发展室fpga片上资源大量丰富，尤其使其高速性能和片上ram使其特别适用于高速数据采集系统的设计。本系统中fpga设计主要包括时钟网络、双端ram、控制逻辑等。3.1 时钟及相关网络 时钟电路是高速时序电路设计的关键，本系统涉及20mhz和66 mhz高速时钟，时钟是系统设计的一个重要内容。系统在一般逻辑控制和数据采集时采用20mhz时钟，存储电路工作在66mhz时钟下。为了提高时钟同步性能、系统工作频率和系统可靠性，设计采用如下措施： 1 输入信号尽量通过锁存器； 2 保证每路始终负载相当，以

29、便减小时钟漂移； 3 通过异步双端口存储器解决异步时钟匹配问题； 4 大量使用有限状态机，提高设计的可靠性； 5 大量采用流水线技术，提高系统工作主频。3.2 双端口ram 由于fifo的容量有限，每块数据包含的数据帧数有限，故必须在适当的时候进行数据切换。切换带来的块控制数据和对应每块数据的采样门计数器数据的数据量相对较小，设计通过设置了片上双端口ram（control data ram），实现数据的缓冲。fpga厂商提供的参数化模块库lpm（library of parameterized modules）中的双端口ram模块都是只能一端读、一端写的双端口ram。设计采用lpm_ram_d

30、p模块再外加控制逻辑和仲裁逻辑的方法实现了两端都能进行读写操作的双端口ram。每次数据切换时fpga首先刷新sgtm，申请pci总线进行dma操作，dma响应后首先传送双端口ram的对应半区的数据，然后传输对应的fifo上的数据。3.3 控制逻辑控制逻辑实现对距离计数器、采样点计数器、块内采样点计数器、块内帧计数器等的控制；实现系统的设置和control data ram和sgtm的刷新，实现对fifo的读操作、写操作控制和其它控制。 第四章 fpga完成的工作fpga领域的快速发展使fpga片上资源大量丰富，尤其使其高速性能和片上ram使其特别适用于高速数据采集系统的设计。4.1 采集波门的

31、产生如图1所示，进入fpga芯片后数据保存到ram中之前必须加入数据头，以便主机得到这些精细采集数据时能方便地区别各次采集，该数据头没有包括当前的方位信息，这是因为此时的方位和距离信息是已知的。波门的形成过程见图5，是精细采集模块中数据形成流程图。首先，主机通过usb接口模块的输入点2得到fifo中的检测结果，然后取出感兴趣的检测结果，将其方位和距离信息通过输出端口2发送到xcs30内部的方位和距离寄存器中。在下一次雷达扫描过程中，不断比较当前方位，如果当前方位和寄存器中的值相等，在进行距离的比较。在方位相同的前提下记录当前距离，如果记录的当前距离与距离寄存器中的值相等，则开始一个波门。在波门

32、有效期间，对i路、q路进行36mhz、12位的数据采集，采集结果通过xcs30保存到ram中。当波门的有效时间持续有效一段时间后（这段时间决定采集波门的宽度），波门信号变为无效，至此完成一次开窗采集过程。4.2方位寄存器和距离寄存器方位寄存器为12位，距离寄存器为17位，考虑到usb接口芯片数据线为8位，同时根据usb协议主机发送字节数的约束，最后决定距离寄存器采用20位，20位中的高三位数据没有参与距离的比较。写方位信息和距离信息到xcs30中的过程是通过接口芯片的块输出端点完成的。8051的数据线为8位，为了发送12位的方位信息或20位的距离信息，必须通过多次传输才能完成。4.3 记录当前

33、方位和当前距离对于当前方位使用一个12位的计数器进行方位脉冲的下降沿的计数，这个计数器的清零信号使用正北信号的下降沿。对于当前距离的记录，使用一个17位的计数器对36mhz采集时钟进行计数，清零信号使用同步脉冲的下降沿。主机usb接口 当前方位 清零 采样时钟方位信息12位距离信息18位方位脉冲计数，正北清零比较是否相等在同步头开始时，对时钟计数，经过指定的延迟后，产生一个采集波门精确采集通道a/d转换、锁存器24位数据地址发生器保存精确采集数据的ram通过ep4in输入主机通过ep4out输入方位距离寄存器 图5 精细采集模块中数据形成流程图4.4 波门的产生和终止在采样时钟的上升沿时，如果

34、当前的方位和距离都是设定的方位和距离时，产生一个波门的开始信号，经过64个距离单元对应的时间为1.78us，也就是说，这时开的采集波门宽度为1.78us。4.5 在每帧数据开始时添加标识位（即数据帧加头） 检测时在数据进入双口ram前有一个数据帧加头的过程，加入的数据头包括帧起始标志、当前方位信息。在精细采集过程中，由于每一帧数据都是在主机指定的方位和距离的前提下进行的，所以没有必要再添加方位和距离信息。这里的数据头将只包括每一帧的起始标志。4.6 精细采集数据的存储在波门有效期间，ad转换后的两路数据将保存到ram中，在进入ram中时，必须先加上数据头标志，然后再写入一次采集所得的数据。实现

35、原理见图6。i路、q路回波输入 fpga 36mhz 时钟 rama/d转换 clkclk锁存器 oe#ffffff数据地址计数器图6 精细采集数据存储在加数据头时，锁存器oe端由fpga置为无效，此时的锁存器输出为高阻状态。fpga将锁存器置为高阻的同时，将内部的“ffffff”放到数据总线上；在不进行加数据头时，锁存器oe端由fpga置为有效，数据总线上的数据为锁存器输出的12位数据。这样通过对锁存器使能端的控制，实现了数据在保存到ram之前完成添加数据帧标志的工作。图6中，锁存器的锁存时钟clk与ad转换芯片的采集时钟clk反相，这样在晶振时钟的上升沿实现ad的转换，在晶振时钟的下降沿实

36、现锁存器的一次锁存。通过这样的设计错开了ad采样和锁存采样的取样时刻，保证了数据的正确性。4.7 数据传输对于cy7c68013c而言，其内部的8051有16位的地址线，但是考虑到外部储存器的容量为256kb，8051的地址线仅能寻址64kb，最后采用对读脉冲进行计数产生地址信息的方法对存储器的访问。除了对8051发出的读脉冲的异步处理外，在传输过程中还需要解决24位数据转换为8位数据、2路数据的分离等问题。可以通过图7来理解。图中ram的读脉冲经过抽取8051（包含在cy7c68013c内的处理器）的读脉冲，每四个抽一个。在存储器接口方面，抽取的脉冲给ram的rd端，完成存储器读脉冲的实现，

37、每4次8051的rd脉冲读取一个ram地址内的数据。与8051接口方面。先将8051的读脉冲延迟3个时钟，形成一个延迟的8051读脉冲信号，利用这个信号，完成把读入fpga内的一个ram地址的数据传送给8051，这个信号的第一个读脉冲的下降沿是第一时刻，第二个读脉冲的下降沿是第二时刻。在第一时刻读入数据为1010regin【23：20】，第二时刻读入数据为regin【19：12】，这两个时刻读入的数据方为一个完整的采集结果数据，通过在主机的应用程序中组合两次读入的数据，最后得到的数据格式为“a12位采集结果数据“，这一种格式表示是i路的12位数据。同理，第三时刻和第四时刻读入的数据为q路的12

38、位。传输精细采集数据时fpga内部各个读脉冲之间的时序见图7所示。图7 传输精细数据时fpga内部各个读脉冲之间的时序以上是存储器读脉冲的实现过程，存储器地址则是通过对8051发出读脉冲计数而得到。下面再从整体上看保存的精细采集数据是如何发送给usb接口模块的。基本原理可以通过图7来说明。传输过程为：当主机发送一个in令牌给an2131qc的管道2时，an2131qc执行对应的管道中断程序。再中断程序中，an2131qc发出连续的64个读脉冲，这64个读脉冲通过4抽1，得到16个读脉冲。这16个读脉冲送给存储器的rd引脚，同时计数器对16个读脉冲进行计数，得到存储器的地址送给存储器的地址线。在

39、第一个读脉冲的下降沿时存储器送出对应第一个地址的24位数据到xcs30内的24位寄存器regin。同时在xcs30内部，把这24位作为4组数据一次保存。an2131qc发出的64个读脉冲延迟3个时钟后控制xcs30内部的数据线。第一个延时的读脉冲到来时，将图7对应的第一时刻内的数据送到8位寄存器，这时an2131qc读入8位寄存器的内存：第二个延时的读脉冲到来时，将图7对应的第二时刻内的数据送到8位寄存器，an2131qc读入该寄存器内容：第三个延时的读脉冲到来时，将第三时刻内的数据送到8位寄存器，n2131qc读入该寄存器内容；第四个延时的读脉冲到来时，将第四时刻内的数据送到8位寄存器，an131qc读入该寄存器内