可置数的10位计数器的设计说明

1、.第二章EDA 实验内容实验一可置数的 10 位计数器的设计一、实验目的 ：熟悉 Lattice 公司的 ISPexpert 软件，掌握采用 EDA 技术进行设计的过程，学会使用用 VHDL 语言进行电路设计 。二、实验内容 ：1、编写可置数的 10 位计数器的 VHDL 程序 。2、进行逻辑编译 、综合和优化 。3、进行软件仿真 。三、实验步骤 ：1、建立新目录 ：如 e:ispexpert。2、启动 ispDesign Expert：选择 “开 始 程 序 LatticeSemiconductor ispDesignExpert ”。 进 入ispEXPERT System Project

2、 Navigator（项目浏览器 ）主窗口。3、创建一个新的设计项目 ：在 ispEXPERT SystemProjectNavigator主窗口中 ， 选择FileNewProject ，建立一个新的 工程文件 。 此时会弹出如下对话框。注意：在该对话框中的.专业资料 .Project Type 栏中，必须根据设计类型选择相应的工程文件的类型。将该工程文件保存在 E：ispexpert路径下，取名 ls160.syn 。4、项目命名 ：用鼠标双 击Untitled ，出 现对 话框，在Title文 本 框 中 输 入 “ls160Project”,按 OK。.专业资料 .5、选择器件 ：双击

3、ispLSI15256VE-165LF256 ，出现Device Selector对话框，选择 ispLSI 1k Device ispLSI 1032Eispls1032E-70LJ84 ，按 OK 按钮 。6、在设计中增加可置数的10 位计数器 VHDL 源文件：（1）从菜单上选择 “Source new ”（2）在 New Source 主窗口中 ，选择 VHDL Module 类型 。按 OK 后，产生 New VHDL Sourse 对话框，在对话框的各栏中 ，分别添入如图所示的信息 。按 OK 钮后，进入文本编辑 Text Editor 编辑 VHDL 文件 。.专业资料 .（3）

4、 在 Text Editor 中输入可置数的 10 位计数器的 VHDL 设计 。 LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY ls160 ISPORT(data: in std_logic_vector(3 downto 0); clk,ld,p,t,clr:in std_logic;count: buffer std_logic_vector(3 downto 0);tc:out std_logic);END ls160;ARCHITECTURE behavior OF ls

5、160 ISBEGINtc=1 when (count=1001 and p=1 and t=1 and ld=1 and clr=1) else 0;process(clk,clr,p,t,ld)beginif(rising_edge(clk) thenif(clr=1)thenif(ld=1)thenif(p=1)thenif(t=1)thenif(count=1001)thencount=0000;elsecount=count+1;end if;elsecount=count;end if;elsecount=count;end if;elsecount=data;.专业资料 .end

6、 if;elsecount=0000;end if;end if;end process ;END behavior;保存以后 ，在 ispEXPERT System Project Navigator 主窗口左侧将显示源程序 ls160.vhd 文件已被自动调入 。单击源程序区中的 ispLS1032E70LT84 栏，此时的 ispEXPERT System Project Navigator 主窗口如下所示 ：7、编译、综合：（1）选择信息窗口中的器件 ，然后双击右侧流程窗口中的 Merged EDIF Netlist ，生成网表文件 ，供逻辑综合 、功能仿真用 。（2）选择 Tools

7、Synplicity Synplify Synthesis对文件进行编译 、综合。.专业资料 .按 RUN 按钮，进行编译和综合 。完成以后会在该窗口中显示编译的信息 错误、警告、注意 。若此过程中出错 ，双击上述 Synplify 窗口中 SourseFile 栏中的ls160.vhd文件，进行修改并存盘 ，然后按RUN 钮重新编译 。（注： warning,notes信息可忽略 ，即关闭该窗口 。)8、功能仿真 ：通过 VHDL 逻辑综合过程后 ，就可对设计进行功能仿真。（1）打开项目管理器 （Project Navigator），选择 SourceNEW 。（2）选择 Waveform

8、Stimulus ，按 OK。（3）出现 Associate Waveform Stimulus窗口，选择任意一项 ，按 OK。（ 5）出现 New Waveform Stimulus 窗口，键入文件名 ls160 ，将自动生成ls160.wbl文件，按 OK 按钮后进入波形编辑 （Waveform Edit ），并弹出波形.专业资料 .编辑子窗口 （Nothing Selected）（也可以选择选择Object Edit Mode ）。（5）选择 Edit New Wave，点选 input ，键入输入信号clk ，然后点击 Add添加信号 ，如下图。依次键入输入信号（6）可以在菜单 vie

9、w 中可选择 zoomZ 符号，按右键结束 。clr ，ld ，p，t 。来放大和缩小图形 ，此时鼠标上将出现（7）点选 CLK 信号，如图平行拖动鼠标后如下图所示 ，在 Duration 中键入 10us ，在 states 下点选 LOW ，在次波形旁点击鼠标 ，在 Duration 中键入10us，在 states 下点选 High ，此波形画完后拖动鼠标选中此波形，在 Repeat中键入 15，然后回车 。.专业资料 .（ 8）依次对 P， T， CLR，LD 编辑，平行拖动鼠标 ，（在 Duration 中键入 150ps ）如图所示 ：（9）存盘后退出 。（10）点选左窗口的 ls

10、160.wbl ，双击右窗口的 functional simulation 。出现如下对话框 ：（11）在菜单 tools 下选择 waveform viewer ，在 waveform viewer 中选择 Edit Show ， 点 击 BUS ， 打 开 如 右 图 窗 口 ， 在 需 显 示 信 号 中 拖 选 COUNT0 ，COUNT1 ， COUNT2 ， COUNT3 ，点击 Add Nets 按钮，点击 Save Bus 按钮，点击左图的 Show 按钮，选择 tc 信号，按 Show 按钮显示该信号 。点选菜单 FILE，选择 SAVE 进行保存 。.专业资料 .（12）点

11、击 simulator control panel 窗口中的 RUN 按钮 ,或选择 Simulate Run 将在 waveform viewer 窗口中显示如下图 ：9、适配、管脚锁定 ：（ 1 ）选择信息窗口中的器件 ，然后双击右侧流程窗口中的 Comstraint Manager ，进入 ispEXPERT compiler 环境，出现如下窗口 ：（2）从 Assign 菜单中选择 Pin Location ，进行管脚锁定 。 在未锁定管脚列表“ unsigned区可”看到在该设计中的输入/ 输出信号 ，若希望将输入信号 ”CLK“锁.专业资料 .定在 ISPLS1032-70LJ84

12、 的 20 号管脚，只需在 ”UNSIGNED “区选中 ”CLK“（鼠标左键单击之 ），然后在最右边的ispLS1032E-70LJ84 第 20 号脚上双击鼠标左键即可。若想删除一个锁定 ，只需在已锁定的管脚上双击鼠标左键即可。仿此法锁定 ： CLK20 ， CLR 36 ， data(0) 41 ， data(1) 40 ， data(2) 39 ，data(3) 38，LD 37，P 34,T 35,Count(0) 71,Count(1) 70,Count(2) 69 ， ,Count(3) 68 ，tc 53。10、编译、适配：在 ispEXPERT compiler 环境中，执行 Tools compile 命令，进行编译和适配，生成 JED 文件，供下载用 。在 ispexpert Compiler 窗口中的 View 菜单下选择 ispSmart Flow ，打开编辑流程 。11、时序分析和时序仿真 ：.专业资料 .选择信息窗口中的器件，然后双击右侧流程窗口中的TimingAnalysis ，自动执行时序分析 ，然后可以在时序资源