VHDLEDA试题及答案

1、1. 模块声明包括模块名字，模块输入端口列表、输出端口列表几个模块。2. 在选择具体器件并完成布局布线后进行的包含延时的仿真称为时序仿真后仿真。3. 目前国际上较大的PLD器件制造公司有 altera 和 xilinx 公司。4. 某PLD结构如图所示，从该结构可知，该PLD属于PROM器件，若Ao和Ai为输入变量，则输出F1、Fo的表达式为F|=AAo、F0=AoA。【理解】【已讲】5. 写出下列缩写的中文含义：（已讲）【识记】【已讲】ASIC:专用集成电路RTL:寄存器传输级FPGA:现场可编程门阵列SOPC:可编程片上系统CPLD:复杂可编程逻辑器件LPM :参数可定制宏模块库EDA:电

2、子设计自动化 IEEE: 电子电气工程师协会IP:知识产权核ISP :在系统可编程PROM:可编程只读存储器PLA:可编程逻辑阵列PAL:可编程阵列逻辑GAL： 通用阵列逻辑6. Verilog 程序由符号流构成，符号包括空白符、注释、操作符、数字、字 符串、标识符、关键字等构成。【识记】【已讲】7. 在表达式中可任意选中向量中的一位或相邻几位，分别称为位选择和域选 择，例如：位选择 A=mybyte6; 域选择 B=mybyte5:2;二.简答题1.基于FPGA/CPLD的数字系统设计流程包括哪些步骤？（或者改为简述基于Quartus II进行EDA设计开发的流程?）【已讲】【理解】2.2.

3、简要说明仿真时阻塞赋值与非阻塞赋值的区别【已讲】【答】非阻塞(non-blocking) 赋值方式(b = a)b的值被赋成新值a的操作,并不是立刻完成的，而是在块结束时才完成；块 内的多条赋值语句在块结束时同时赋值；硬件有对应的电路。阻塞(blocking)赋值方式(b = a):b的值立刻被赋成新值 a；完成该赋值语句后才能执行下一句的操作；硬件没有对应的电路，因而综合结果未知。3. module AAA(a ,b );定义模块名为 AAA端口为a, boutput a ;定义a为输出端口in put 6:0 b ;定义b为输出端口， b为7位二进制数reg2:0 sum;sum为reg型

4、变量，用于统计赞成的人数in teger i;定义整型变量i为循环控制变量reg a ;定义a为寄存器变量always (b)过程语句，敏感变量为 bbegi n语句块sum = 0;sum初值为0for(i = 0;i=6;i = i+1)for语句，统计 b为1的个数条件语句sum = sum+1;只要有人投赞成票，则 sum加1if(sum2) a = 1;若超过 4人赞成，则表决通过enden dmoduleelsea = 0;若不至y 4人，贝y不通过本程序的逻辑功能是:7 人投票表决器二.程序设计题程序设计题1.用verilog中的门级结构描述描述如下电路,并说明该电路的功能。【已

5、讲】module mux4_1a(out,i n1,in 2,i n3,i n4 ,s0,s1);in put in 1,i n2,i n3,i n4,s0,s1;output out;wire s0_n,s1_n ,w,x,y,z;n ot (s0_ n,sO);not (s1 _n ,s1);and (w,i n1,s0_ n,s1_n ),(x,i n2,s0_ n,s1),(y,i n3,s0,s1 _n ),(z,i n4,s0,s1);or (out,w,x,y,z);en dmodule功能：四选一选择器2.2.用Verilog HDL 语言设计4位（n位的话只要把程序中3:0改

6、位n-1:0即可）二进制加法器。其中加数为ina，被加数为inb，和为sum,进位为cout。! add4 bin:ina3.0J inb30coutsurr3,.OInst【答】程序如下: in put3:0 in a,i nb;output3:0 sum;output cout;assig n cout,sum=ina+inb;en dmodulemodule ad.d4_blncout-rsuni, into); injut3:0inb:output3:0 sum;output co at-;ess i Gouv, 5uki =ina-t-inJo;enimodule3. 3.设计一个带

7、有异步复位控制端和时钟使能控制端的可预置的10进制计数器。端口设定如下：输入端口：CLK为时钟，RST为复位端，EN为时钟使能端，LOAD为置位控制端，DIN为置位数据端；输出端口：COUT为进位输出端，DOUT为计数输出端。【答】【程序】module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA);in put CLK,EN,RST,LOAD ;in put 3:0 DATA ;output 3:0 DOUT ;output COUT ;reg 3:0 Q1 ;reg COUT ;assig n DOUT = Q1;always (posedge CLK or

8、n egedge RST)begi nQ1 = 0;elseif (EN)beginif (!LOAD) Q1 = DATA;else if (Q19)Q1 = Q1+1; elseQ1 = 4b0000; endendalways (Q1)beginif (Q1=4h9)COUT = 1b1;elseCOUT = 1b0;endendmodulemodule CNT10 (CLK,RST,ENrLOAD#COUT,DOUTZBATA): input CLKZ EM,RST,LOAD :input 3:0 DATA :output 3:0 DOUT :output COUT ;reg 3:0 QI ;reg COUT ;assign. DOUT = QI;always (posedge CLR or negedge RST) beginif (!RST)QI = 0;elsei (EN)begini