计算机组成原理第三章

1、第章 系统总线,3.1 总线的基本概念,3.2 总线的分类,3.3 总线特性及性能指标,3.4 总线结构,3.5 总线控制,3.1 总线的基本概念,一、为什么要用总线,计算机的三大部件: CPU：指令执行和数据加工 ：存放指令和数据 I/O：输入数据和指令，输出程序的结果 计算机的所有功能都通过CPU执行保存在存储器中的一串指令来实现的 每个指令周期完成不同的操作任务，这些任务涉及到： CPU从主存取指令、取数据； CPU把结果数据送主存； CPU送数据到I/O模块，或从I/O模块获得数据； 主存和I/O模块直接交换数据 ； I/O模块将中断请求信号送CPU,3.1,部件间需要信息交换 (CP

2、U-主存，CPU-I/O模块，I/O模块-主存) CPU-主 存 CPU能访问主存 CPU须给出所访问的主存单元的地址信息 CPU须给出读/写控制信息 CPU和主存之间有数据交换 I/O模块CPU CPU能象访问主存一样访问I/O模块 CPU须给出所访问的I/O模块的地址信息 CPU须给出读/写控制信息 CPU和I/O模块之间有数据交换 I/O模块主存 在某些情况下I/O模块和主存之间可以直接交换数据 I/O模块（如：DMA控制器）要能给出所访问的主存单元的地址 I/O模块（如：DMA控制器）要能给出读/写控制信息,3.1,如何进行信息交换 CPU-主存 CPU-I/O模块 I/O模块-主存

3、通过在部件之间架设通信线路 我们把连接各部件的通路的集合称为互连结构 互连结构有分散结构和总线结构,3.1,早期以运算器为中心计算机,早期以运算器为中心的计算机，各部件单独连线，分散连接。 I/O与存储器交换信息需经过运算器，致使运算器停止运算，严重影响CPU工作效率,3.1,改进后以存储器为中心的计算机，各部件仍单独连线，分散连接。 I/O与存储器交换信息可以不经过运算器，CPU工作效率有所提高。 但I/O设备与主机连接灵活性差，线路多，分散复杂。出现了总线连接方式,3.1,改进后以存储器为中心计算机,二、什么是总线,如果多部件连接总线，两个以上部件同时发送信息，信号冲突，传输无效。 一个时

4、刻只允许一个部件向总线发送信息，而多个部件可以同时接收信息,3.1,三、总线上信息的传送,总线实际上是由许多传输线或通路组成。 每条线可一位一位传输二进制码。 一串二进制码可在一段时间内由低位到高位逐一传输完成。 若干条传输线可以同时传输若干位二进制代码。 如：16条传输线组成的总线可同时传输16位二进制代码。 波特率：每秒钟通过信道传输的码元数.也称码元传输速率，单位为位/秒（b/s,串行,并行,3.1,四、总线结构的计算机举例,1. 面向 CPU 的双总线结构框图,中央处理器 CPU,3.1,M总线（存储总线）：用于连接CPU和主存的通道 I/O总线（输入输入总线）：用于建立CPU和各I/

5、O设备之间交换信息的通道 各种I/O设备通过I/O借口挂到I/O总线上，便于增删设备 I/O设备与主存交换信息时仍会占用CPU,影响CPU的效率,2. 单总线结构框图,3.1,CPU、主存和各I/O设备都挂到一组总线上，便形成了单总线结构的计算机 I/O设备与主存交换信息时原则上不影响CPU工作 CPU仍可处理不访问主存或I/O设备的操作，可提高CPU效率 若某时刻多部件需用总线会冲突，必须设置总线判优逻辑，按优先级使用,3. 以存储器为中心的双总线结构框图,主存,3.1,在单总线基础上又开辟出一条存储总线（CPU与主存之间的总线） 存储总线速度高，只供主存与CPU之间传输信息（专道） 提高了

6、传输效率，减轻了系统总线负担 I/O设备与存储器交换信息也不需要经过CPU,3.2 总线的分类,按数据传送方式划分：并行传输总线和串行传输总线,按使用范围划分：计算机总线、测控总线、网络通信总线,按连接部件不同划分：片内总线、系统总线、通信总线,片内总线：芯片内部的总线。 （CPU芯片内部、寄存器之间、寄存器与ALU之间,系统总线：CPU、主存、I/O设备各大部件之间的信息传输线。 安放在主板或插卡上，又称板级总线或板间总线,通信总线：计算机系统之间或计算机系统与其它系统之间传输线。 因距离远近、速度快慢等差异类别不等,按系统总线传输信息不同，又可分为三类,数据总线 用来传输各功能部件之间的数

7、据信息，是双向传输线 位数与机器字长、存储字长有关，一般为8位、16位、32位 数据总线的位数又称数据总线宽度，是衡量系统性能的主要参数 如数据总线宽度8位，指令字长16位，则CPU取指需两次访问主存,地址总线 用来指出数据总线上的源数据或目的数据在主存单元 的地址或I/O设备的地址，是单向传输线 地址总线上的代码是用来指明CPU欲访问的存储单元或I/O端口 的地址，由CPU输出，单向传输。 如：欲从存储器读数据，则CPU需将此数据所在存储单元的地址 送到地址线。 如：欲将某数据经I/O设备输出，则CPU除了需将数据送到数据 线外，还需将此输出设备的地址送到地址线。 地址线位数与存储单元个数有

8、关。地址线20根可对应220存储单元,3.2,控制总线 用来发出各种控制信号的传输线。 由于数据总线和地址总线都是被挂在总线上的所有部件共享，如何 使各部件能在不同时刻占有总线使用权，需要依靠控制总线来完成,对于任一传输线而言，它的传输是单向的。 例如：存储器读写命令，I/O设备读写命令都是由CPU发出的,对于控制总线总体而言，可认为它的传输是双向的。 例如：某设备准备就绪时，便向CPU发中断请求； 当某部件需获得总线使用权时，也向CPU发出总线请求,控制总线还起到监视各部件状态的作用。 例如：查询某设备是处于“忙”还是“闲”，是否出错等。 对CPU而言，控制信号既有输入，又有输出,3.2,当

9、CPU（中央处理器）执行完一条现行指令时，如果外设向CPU发出中断请求，那么CPU在满足响应的情况下，将发出中断响应信号，与此同时关闭中断，表示CPU不在受理另外一个设备的中断。 这时，CPU将寻找中断请求源是哪一个设备，并保存CPU自己的程序计数器（PC）的内容。 然后，他将转移到处理该中断源的中断服务程序。CPU在保存现场信息、设备服务（如交换数据）以后，将恢复现场信息。 在这些动作完成以后，开放中断，并返回到原来被中断的主程序的下一条指令,中断处理,3.2,常见的控制信号,3.2,3.通信总线,串行通信总线 （远距离数据传送，数千公里，速度低，通信费用低,并行通信总线 （近距离数据传输，

10、30m，速度高，通信费用高,传输方式,3.2,串行通信：数据在单条1位宽的传输线上，一位一位按顺序分时传送,并行通信：数据在多条并行1位宽的传输线上，同时由源传送到目的地,3.3 总线特性及性能指标,一、总线物理实现(许多导线印制在电路板，延伸到各部件,CPU、主存、I/O插板通过插头与水平方向总线插槽连接。 奔腾以上的微型计算机已将CPU芯片直接集成在主板上，插卡做成了芯片,二、总线特性,尺寸、形状、管脚数及排列顺序,信号传输方向 和有效电平 范围,每根传输线的 功能,信号的 时序 关系,3.3,地址 数据 控制,三、总线的性能指标,数据线 的根数,每秒传输的最大字节数（MBps,同步、不同

11、步,地址线 与 数据线 复用,地址线、数据线和控制线的 总和,负载能力、电源电压等,并发、自动、仲裁、逻辑、计数,3.3,四、总线标准,3.3,ISA EISA VESA(LV-BUS) PCI AGP RS-232 USB,总 线 标 准,3.3,3.3,3.3,3.3,3.3,即插即用,USB总线-通用串行总线,3.3,具有很强的连接能力,数据传输速率高,USB1.1 带宽 1.5MB/s USB2.0 最高传输速率 480Mbps，即60MB/s USB 3.0 最高传输速率 5Gbps,标准统一,连接电缆轻巧，电源体积缩小,生命力强,极大提高了带宽 理论上的最高速率是5.0Gbps（即

12、625MB/S） USB3.0接口产品的实际传输速度分别为：读速度为60MB/s到140MB/s；写速度为50MB/s到90MB/s。一个采用USB 3.0的闪存驱动器可以在15秒钟将1GB的数据转移到一个主机，而USB 2.0则需要43秒,USB3.0-SuperSpeed USB,3.3,实现了更好的电源管理,能够使主机为器件提供更多的功率 从而实现USB充电电池、LED照明和迷你风扇等应用,能够使主机更快地识别器件,新的协议使得数据处理的效率更高 全双工数据传输 5根线路：2根发送数据，2根接收数据，1根是地线 可以同步全速地进行读写操作，以前的USB版本不支持全双工数据传输,3.3,四

13、、总线标准,DMA(Direct Memory Access，直接存储器存取)是所有现代电脑的一个重要特色。在实现DMA传输时，是由DMA控制器直接掌管总线，因此，存在着一个总线控制权转移问题。 DMA传输前，CPU把总线控制权交给DMA控制器; 结束DMA传输后，DMA控制器把总线控制权交回给CPU,DMA（直接存储器访问,DMA请求 ：CPU对DMA控制器初始化，并向I/O接口发出操作命令，I/O接口提出DMA请求,DMA响应 ：DMA控制器对DMA请求判别优先级及屏蔽，向总线裁决逻辑提出总线请求。当CPU执行完当前总线周期即可释放总线控制权。此时，总线裁决逻辑输出总线应答，表示DMA已经

14、响应，通过DMA控制器通知I/O接口开始DMA传输,一个完整的DMA传输过程必须经过下面的4个步骤,延伸知识,DMA（直接存储器访问,DMA传输 ：DMA控制器获得总线控制权后，CPU即刻挂起或只执行内部操作，由DMA控制器输出读写命令，直接控制RAM与I/O接口进行DMA传输。在传送过程中不需要中央处理器的参与，但开始时需提供要传送数据的起始位置和数据长度,DMA结束 ：当完成规定的成批数据传送后，DMA控制器即释放总线控制权，并向I/O接口发出结束信号。I/O接口收到结束信号，一方面停 止I/O设备的工作，另一方面向CPU提出中断请求，使CPU从不介入的状态解脱，并执行一段检查本次DMA传

15、输操作正确性的代码。最后，带着本次操作结果及状态 继续执行原来的程序,由此可见，DMA传输方式无需CPU直接控制传输，也没有中断处理方式那样保留现场和恢复现场的过程，通过硬件为RAM与I/O设备开辟一条直接传送数据的通路，使CPU的效率大为提高,延伸知识,定义：比主存储器体积小但速度快，用于保有从主存储器得到指令的副本很可能在下一步为处理器所需的专用缓冲器,cache（高速缓冲存储器,DRAM（Dynamic Random Access Memory），即动态随机存取存储器，最为常见的系统内存，使用电容存储，每隔一段时间，要刷新充电一次，否则内部的数据即会消失，只能将数据保持很短的时间。性能低

16、，集成度高，功耗小,SRAM （Static RAM），它是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据。性能高，集成度低（相同容量内存体积大，较占用主板面积），功耗大,高速缓冲存储器（Cache）其原始意义是指存取速度比一般随机存取记忆体（RAM）来得快的一种RAM，一般而言它不像系统主记忆体那样使用DRAM技术，而使用昂贵但较快速的SRAM技术，也有快取记忆体的名称,延伸知识,cache（高速缓冲存储器,基本概念 在计算机存储系统的层次结构中，介于中央处理器和主存储器之间的高速小容量存储器。它和主存储器一起构成一级的存储器。 高速缓冲存储器和主存储器之间信息调度和传送

17、是由硬件自动进行的。 某些机器甚至有二级三级缓存，每级缓存比前一级缓存速度慢且容量大。而这时，一开始的高速小容量存储器就被人称为一级缓存,延伸知识,组成结构 高速缓冲存储器是存在于主存与CPU之间的一级存储器， 由静态存储芯片(SRAM)组成，容量比较小但速度比主存高得多， 接近于CPU的速度。 主要由三大部分组成： Cache存储体：存放由主存调入的指令与数据块。 地址转换部件：建立目录表以实现主存地址到缓存地址的转换 （主要包括主存地址寄存器、Cache 地址寄存器等） 替换部件：在缓存已满时按一定策略进行数据块替换，并修改地址转换部件,cache（高速缓冲存储器,作用介绍 在计算机技术发

18、展过程中,主存存取速度一直比CPU操作速度慢得多; 中央处理器的高速处理能力不能充分发挥，计算机效率受到影响; cache可用来缓和中央处理器和主存储器之间速度不匹配的矛盾. cache的容量只有主存的几百分之一，但存取速度能与CPU相匹配. 根据程序局部性原理，正在使用的主存储器某一单元邻近的那些单元将被用到的可能性很大。 因此，当中央处理器存取主存储器某一单元时，计算机硬件就自动将包括该单元在内的那一组单元内容调入cache，CPU即将存取的主存储器单元很可能就在刚刚调入到高速缓冲存储器的那一组单元内。 于是，中央处理器就可以直接对高速缓冲存储器进行存取。在整个处理过程中，如果CPU绝大多

19、数存取主存储器的操作能为存取高速缓冲存储器所代替，计算机系统处理速度就能显著提高。 高速缓冲存储器最重要的技术指标是它的命中率,延伸知识,3.4 总线结构,一、单总线结构,小型计算机、微型计算机多采用此结构,单总线结构的优缺点,优点：结构简单，便于扩充,缺点：1、所有传输经过总线，易形成计算机系统的瓶颈 2、不允许两个以上部件在同一时刻向总线传输信息， 影响系统工作效率的提高,3.4,1. 双总线结构 （主存、CPU速度高，I/O设备速度低，主存总线与I/O总线分开,具有特殊功能的处理器 CPU将一部分功能下放 由通道对I/O统一管理 完成外设和主存间传送,二、多总线结构,3.4,大、中型计算

20、机系统多采用此结构,双总线结构的优缺点,优点：将速度较低的I/O设备从单总线上分离出来 形成主存总线和I/O设备分开的结构 通道可以发挥辅助管理的功能，提高系统的吞吐能力,缺点：I/O设备速度也有不同（高速局域网卡、高性能图形卡属于高速I/O设备，FAX、modem等属于低速I/O设备），共用总线不利于计算机工作效率的提高。 （小汽车与大货车,3.4,2. 三总线结构,3.4,DMA总线：用于高速I/O设备（磁盘、磁带）与主存之间直接交换信息,在三总线结构中，任一时刻只能使用一种总线，主存总线与DMA总线不能同时对主存进行存取，I/O总线只有在CPU执行I/O指令时候才能用到,3. 三总线结构

21、的又一形式,3.4,局部总线：用于处理器与高速缓存或更多局部设备之间直接交换信息,扩展总线：用于连接局域网、串行接口（I/O）等并通过接口与系统总线相连,4. 四总线结构,3.4,高速总线：挂接高速I/O设备，密切CPU与高速设备联系，并连接扩展总线,1. 传统微型机总线结构,三、总线结构举例,3.4,高速、低速I/O设备都挂在总线上，出现总线数据传输的瓶颈。 只有将高速外设尽量靠近CPU本身的总线，并与CPU同步，才可能消除瓶颈,2. VL-BUS局部总线结构,3.4,高速外设卸下挂到VL-BUS，相当于在CPU和高速外设间架设了高速通道。 VL-BUS与CPU关系太紧密，很难支持功能更强的

22、CPU，因此出现了PCI总线,3. PCI 总线结构,3.4,PCI总线是通过PCI桥路与CPU总线相连，PCI桥路包括PCI控制器和加速器。 PCI总线和CPU总线互相隔离，灵活性高，支持更多高速设备，支持即插即用,4. 多层 PCI 总线结构,3.4,PCI总线驱动能力不足时，可以采用多层PCI总线结构,3.5 总线控制,总线上连接多个部件 什么时候由哪个部件发送信息,如何规定接收信息的部件,谁先使用？ 判优控制（仲裁逻辑） 如何发送？ 通信控制,这些问题需要由总线控制器统一管理，主要包括,如何给信息传送定时,一、总线判优控制,总线上信息的传送是由主设备启动，并发出总线请求信 号，只有获得

23、总线使用权的主设备才能开始传送数据,1. 基本概念,若多个主设备同时要使用总线，就由总线控制器判优、仲 裁逻辑按一定的优先等级顺序确定哪个主设备能使用总线,3.5,总线判优控制,分布式,集中式,链式查询,计数器定时查询,独立请求方式,3.5,集中控制优先权仲裁方式（公安交管部门） 将控制逻辑集中在CPU等处,需要中央仲裁器,分布控制优先权仲裁方式（120急救车、军车） 将控制逻辑分散在与总线连接的各个部件或设备上， 不需要中央仲裁器,自举分布式仲裁,冲突检测分布式仲裁,并行竞争分布式仲裁,2. 链式查询方式,3.5,主要特点： 总线授权信号BG串行地从一个I/O接口传送到下一个I/O接口。假如

24、BG到达的接口无总线请求，则继续往下查询；假如BG到达的接口有总线请求，BG信号便不再往下查询，该I/O接口获得了总线控制权。离中央仲裁器最近的设备具有最高优先级，通过接口的优先级排队电路来实现。 优点: 只用很少几根线就能按一定优先次序实现总线仲裁，很容易扩充设备。 缺点: 对询问链的电路故障很敏感，如果第i个设备的接口中有关链的电路有故障，那么第i个以后的设备都不能进行工作。查询链的优先级是固定的，如果优先级高的设备出现频繁的请求时，优先级较低的设备可能长期不能使用总线,控制线（3根） BS：总线忙，BR：总线请求，BG：总线同意,2. 链式查询方式,3.5,I/O接口1,3. 计数器定时

25、查询方式,3.5,主要特点： 总线上的任一设备要求使用总线时，通过BR线发出总线请求。中央仲裁器接到请求信号以后，在BS线为“0”的情况下让计数器开始计数，计数值通过一组地址线发向各设备。每个设备接口都有一个设备地址判别电路，当地址线上的计数值与请求总线的设备地址相一致时，该设备 置“1”BS线，获得了总线使用权，此时中止计数查询。 优点： 1、每次计数可以从“0”开始，也可以从中止点开始。如果从“0”开始，各设备的优先次序与链式查询法相同，优先级的顺序是固定的。如果从中止点开始，则每个设备使用总线的优先级相等。 2、计数器的初值也可用程序来设置，这可以方便地改变优先次序。 3、对电路故障不如链式查询敏感。 缺点： 1、增加控制线（设备地址线）数；2、控制较复杂,控制线（log2n根） BS：总线忙，BR：总线请求，多了一组设备地址线，少了BG,3. 计数器定时查询方式,I/O接口1,3.5,设备地址线,4.独立请求方式,3.5,主要特点： 每一个共享总线的设备均有一对总线请求线BRi和总线授权线BGi。当设备要求使用总线时，便发出该设备的请求信号。中央仲裁器中的排队电路决定首先响应哪个设备的请求，给设备以授权信号BGi。