数字逻辑模拟试卷(湖南大学版)

1、.考试中心填写：湖 南 大 学 课 程 考 试 试 卷课程名称：数字电路与逻辑设计 试卷编号： 考试时间：120分钟年 月 日考 试 用专业班级：题 号一二三四总 分应得分10101070100实得分评分：评卷人一、 填空题（每空1分，共10分）1、数字系统的逻辑电路分为两大类，即时序逻辑电路和（ ）2、将二进制数(10101.01)2转换成余3码 ( )3、函数，则其对偶函数FD=（ ）4、若x = - 0101，y = + 1011，则 x-y补 = （ ）5、表示任意两位无符号十进制数至少需要（ ）位二进制数6、为了检测所有的单个错误，所有编码字之间的最小距离为（ ）7、CMOS器件的速

2、度取决于转换时间和（ ）8、若一种门电路的抗干扰能力越弱，则其噪声容限越（ ）9、同步状态机与异步时序电路的主要区别是（ ）10、时序电路按( )可分为：Mealy型和Moore型二、判断题（下列各题，你认为正确的，请在题末的括号内打“”，错的打“”，并更正。每小题2分，共10分）1、如果逻辑函数表达式在一定条件下可变成X+X或者XX 的形式，则该函数表达式可能产生冒险。 （ ）2、本质冒险产生的原因：经过激励逻辑和反馈通路的传播延迟的最小值大于通过“输入逻辑”的最大定时偏移。 （ ）3、CMOS反向门比非反向门所用的晶体管要少。 （ ）装订线（答题不得超过此线） 学号： 姓名：4、如果竞争的

3、结果导致电路最终进入同一稳定总态，则称为临界竞争。 （ ） 5、门电路的扇出是表示输出电压与输入电压之间的关系。 （ ）三、简答题（每题5分，共10分）1、请列出3种“曾经是模拟的”现在却“已经成为数字的”系统，并简述为什么会有这种转变。2、采用CMOS晶体管实现的“与非门”和“或非门”，哪个速度快？为什么？四、应用题（共70分）1、已知接收端收到的汉明码码字a7a6a5a4a3a2a1=1100010，问在最多一位错的情况下发送端发送的码字是什么？（5分）2、用卡诺图化简下列函数：（5分） 3、旅客列车分为特快A，直快B和慢车C，它们的优先顺序为：特快、直快、慢车。同一时间内，只能有一趟列车

4、从车站开出，即只能给出一个开车信号，试设计满足上述要求的开车信号控制电路。（10分）（1）列出真值表（5分）（2） 写出最简的输出逻辑表达式（5分）4、运用一个MSI器件实现余3码向8421BCD码的转换。（10分）5、运用“圈到圈”逻辑设计思想，采用74X138译码器和适当的逻辑门设计一个1位十进制数2421码的奇偶位产生电路（假定采用奇检验）。（10分） 6、分析下图所示的时钟同步状态机（状态Q1Q2=00 11使用状态名A D）。（10分）1）作出状态/输出表（5分）。2）说明它是Mealy机还是Moore机（2分）3）说明这个电路能对何种输入序列进行检测。（3分）7、作“0101”序列

5、检测器的Mealy型状态表和Moore型状态表。凡收到输入序列为“0101”时，输出为1；并规定检测的“0101”序列不重叠。典型输入输出序列如下：（10分） 输入X：1 1 0 1 0 1 0 1 0 0 1 1 输出Z：0 0 0 0 0 1 0 0 0 0 0 0看下面的例子就清楚了：某序列检测器有一个输入端x和一个输出端Z。输入端 x输入一串随机的二进制代码，当输入序列中出现011时，输出Z产生一个1输出，平时Z输出0 。典型输入、输出序列如下。输入x:101011100110输出Z:000001000010试作出该序列检测器的原始状态图和原始状态表。 解.假定用Mealy型同步时序逻

6、辑电路实现该序列检测器的逻辑功能。设: 状态A-为电路的初始状态。 状态B-表示收到了序列011中的第一个信号0。 状态C-表示收到了序列011中的前面两位01 。 状态D-表示收到了序列011。 当电路处在状态A输入x为0时，应令输出Z为0转向状态B；而处在状态A输入x为1时，应令输出Z为0停留在状态A，因为输入1不是序列011的第一个信号，故不需要记住。该转换关系如图5.16(a )所示。 当电路处于状态B输入x为0时，尽管它不是序列011的第二个信号，但仍可作为序列中的第一个信号，故可令电路输出为0，停留在状态B；若输入x为1，则意味着收到了序列011的前面两位01，可令电路输出0转向状

7、态C。如图5.16(b)所示。 当电路处于状态C输入x为0时，则收到的连续3位代码为010，不是关心的序列011，但此时输入的0依然可以作为序列的第一个信号，故应输出0转向状态B；若输入x为1，则表示收到了序列011，可用一个新的状态D记住，可令电路输出1转向状态D。如图5.16(c)所示。 当电路处于状态D输入x为0时，应输出0转向状态B；若输入x为1，则应输出0，转向状态A。 至此，得到了该序列检测器完整的Mealy型状态图，如图5.16(d)所示。相应的原始状态表如表5.9所示。建立该原始状态图的过程如下： 表5.9 Mealy型状态表现 态次态/输出Zx=0x=1ABCDB/0B/0B/0B/0A/0C/0D/1A/08、某异步时序电路的流程表如表。作出输入X2X1变化序列为00011110110100时的总态响应序列。（10分）现态Y2Y1 次态（Y2*Y1*）