怎样调试一个新设计的电路板new

1、怎样调试一个新设计的电路板对于一个新设计的电路板，调试起来往往会遇到一些困难，特别是当板比较大、元件比较多时，往往无从下手。但如果掌握好一套合理的调试方法，调试起来将会事半功倍。对于刚拿回来的新PCB板，我们首先要大概观察一下，板上是否存在问题，例如是否有明显的裂痕，有无短路、开路等现象。如果有必要的话，可以检查一下电源跟地线之间的电阻是否足够大。 然后就是安装元件了。相互独立的模块，如果您没有把握保证它们工作正常时，最好不要全部都装上，而是一部分一部分的装上（对于比较小的电路，可以一次全部装上），这样容易确定故障范围，免得到时遇到问题时，无从下手。一般来说，可以把电源部分先装好，然后就上电检

2、测电源输出电压是否正常。如果在上电时您没有太大的把握（即使有很大的把握，也建议您加上一个保险丝，以防万一），可考虑使用带限流功能的可调稳压电源。先预设好过流保护电流，然后将稳压电电源的电压值慢慢往上调，并监测输入电流、输入电压以及输出电压。如果往上调的过程中，没有出现过流保护等问题，且输出电压也达到了正常，则说明电源部分OK。反之，则要断开电源，寻找故障点，并重复上述步骤，直到电源正常为止。接下来逐渐安装其它模块，每安装好一个模块，就上电测试一下，上电时也是按照上面的步骤，以避免因为设计错误或/和安装错误而导致过流而烧坏元件。寻找故障的办法一般有下面几种：测量电压法。首先要确认的是各芯片电源引

3、脚的电压是否正常，其次检查各种参考电压是否正常，另外还有各点的工作电压是否正常等。例如，一般的硅三极管导通时，BE结电压在0.7V左右，而CE结电压则在0.3V左右或者更小。如果一个三极管的BE结电压大于0.7V（特殊三极管除外，例如达林顿管等），可能就是BE结就开路。信号注入法。将信号源加至输入端，然后依次往后测量各点的波形，看是否正常，以找到故障点。有时我们也会用更简单的办法，例如用手握一个镊子，去碰触各级的输入端，看输出端是否有反应，这在音频、视频等放大电路中常使用（但要注意，热底板的电路或者电压高的电路，不能使用此法，否则可能会导致触电）。如果碰前一级没有反应，而碰后一级有反应，则说明

4、问题出在前一级，应重点检查。当然，还有很多其它的寻找故障点的方法，例如看、听、闻、摸等。“看”就是看元件有无明显的机械损坏，例如破裂、烧黑、变形等；“听”就是听工作声音是否正常，例如一些不该响的东西在响，该响的地方不响或者声音不正常等；“闻”就是检查是否有异味，例如烧焦的味道、电容电解液的味道等，对于一个有经验的电子维修人员来说，对这些气味是很敏感的；“摸”就是用手去试探器件的温度是否正常，例如太热，或者太凉。一些功率器件，工作起来时会发热，如果摸上去是凉的，则基本上可以判断它没有工作起来。但如果不该热的地方热了或者该热的地方太热了，那也是不行的。一般的功率三极管、稳压芯片等，工作在70度以下

5、是完全没问题的。70度大概是怎样的一个概念呢？如果你将手压上去，可以坚持三秒钟以上，就说明温度大概在70度以下（注意要先试探性的去摸，千万别把手烫伤了）。电路的调试具体步骤大致如下： 1.通电观察：通电后不要急于测量电气指标，而要观察电路有无异常现象，例如有无冒烟现象，有无异常气味，手摸集成电路外封装，是否发烫等。如果出现异常现象，应立即关断电源，待排除故障后再通电。 2.静态调试：静态调试一般是指在不加输入信号，或只加固定的电平信号的条件下所进行的直流测试，可用万用表测出电路中各点的电位，通过和理论估算值比较，结合电路原理的分析，判断电路直流工作状态是否正常，及时发现电路中已损坏或处于临界工

6、作状态的元器件。通过更换器件或调整电路参数，使电路直流工作状态符合设计要求。 3.动态调试：动态调试是在静态调试的基础上进行的，在电路的输入端加入合适的信号，按信号的流向，顺序检测各测试点的输出信号，若发现不正常现象，应分析其原因，并排除故障，再进行调试，直到满足要求。总结一下FPGA开发调试经验 Warning: 本篇文章话题很学术，内容很业余，仅供个人总结缅怀之用。游客止步。设计FPGA电路时参考Altera或者Xilinx的公制开发板是很有裨益的。设计电路前先泛泛的搜索一下想要的器件类型，不要直接寻找特定器件。比如搜索NVM就比直接去找某种ROM好，有一些新的器件可以在合理的价格上提供替

7、代传统器件的解决方案，并大大简化设计复杂度，提高稳定性。有时候简单的设计会更好。比如八分频时钟，可以用Altera提供的PLL，也可以自己写行波计数器，事实证明对于特定环境自己写模块更好，一是方便移植，二是减少资源消耗。伪码和流程图对于基于硬件描述语言的开发和基于PC的软件开发一样不可或缺。带着清晰的设计思路写代码比摸索中写更快（即使算上画图和写伪码的时间），也更不容易犯错。对于每个寄存器都应该给予复位信号。这样能避免上电后电路进入不可知状态。case语句中的default项不是摆设，if语句一定要有else，如果不执行操作就写个“;”。逐模块逐功能的调试能够避免陷入一团糟的状态。最后，调不出

8、来歇一会昨晚调不出来就回来喝汽水看死后文；临睡觉又看了一眼代码，忽然发现了一个查找已久的问题所在:)简化FPGA测试和调试Simplify FPGA Test and Debugging作者：泰克公司 时间：2007-04-11来源:电子产品世界 浏览评论引言随着FPGA的设计速度、尺寸和复杂度明显增长，使得整个设计流程中的验证和调试成为当前FPGA系统的关键部分。获得FPGA内部信号有限、FPGA封装和印刷电路板(PCB)电气噪声，这一切使得设计调试和检验变成设计周期中最困难的流程。另一方面，几乎当前所有的像CPU、DSP、ASIC等高速芯片的总线，除了提供高速并行总线接口外，正迅速的向高速

9、串行接口的方向发展，FPGA也不例外，每一条物理链路的速度从600Mbps到高达10Gbps，高速IO的测试和验证更成为传统专注于FPGA内部逻辑设计的设计人员面临的巨大挑战。这些挑战使设计人员非常容易会把绝大部分设计周期时间放在调试和检验设计上。为帮助您完成设计调试和检验流程，它需要使用新的调试和测试工具，帮助调试设计，同时支持在FPGA上全速运行；高速信号完整性测试工具和方法也越来越多的在FPGA中体现出来。本文根据当前FPGA的设计人员面临的挑战分为2个部分，第一部分重点介绍在调试FPGA系统时遇到的问题及有助于提高调试效率的技术;第二部分针对复杂FPGA中内嵌的高速IO的信号完整性测试

10、和分析，提供了最新的方法和工具。FPGA设计流程概述在FPGA系统设计完成前，有两个不同的阶段:设计阶段，调试和检验阶段(参见图1)。设计阶段的主要任务是输入、仿真和实现。调试和检验阶段的主要任务是检验设计，校正发现的任何错误。 图1 FPGA设计流程图设计阶段在这一阶段不仅要设计，而且要使用仿真工具开始调试。实践证明，正确使用仿真为找到和校正设计错误提供了一条有效的途径。但是，不应依赖仿真作为调试FPGA设计的唯一工具，有许多问题仅仅通过仿真无能为力。此外，还需要提前考虑调试和检验阶段，规划怎样在线快速调试FPGA，这可以定义整体调试方法，帮助识别要求的任何测试测量工具，确定选择的调试方法对

11、电路板设计带来的影响。针对可能选用的FPGA存在的高速总线，除了考虑逻辑时序的测试和验证外，应该充分考虑后面可能面临的信号完整性测试和分析难题。调试和检验阶段在调试阶段，必需找到仿真没有找到的棘手问题。怎样以省时省力的方式完成这一工作是一个挑战。FPGA调试方法在设计阶段需要作出的关键选择是使用哪种FPGA调试方法。在理想情况下，希望有一种方法可以移植到所有FPGA设计中，能够洞察FPGA内部运行和系统运行过程，为确定和分析棘手的问题提供相应的处理能力。基本在线FPGA调试方法有两种:使用嵌入式逻辑分析仪以及使用外部逻辑分析仪。选择使用哪种方法取决于项目的调试需求。嵌入式逻辑分析仪内核主要FP

12、GA厂商针对器件的在线调试都提供了嵌入式逻辑分析仪内核，如Altera的SignaiTap II和Xilinx的ChipScope ILA。这些知识产权模块插入FPGA设计中，同时提供触发功能和存储功能。它们使用FPGA逻辑资源实现触发电路，使用FPGA存储模块实现存储功能。它们使用JTAG配置内核操作。并用来把捕获的数据传送到PC上进行查看。由于嵌入式逻辑分析仪使用内部FPGA资源，因此其通常用于大型FPGA电这些大型FPGA可以更好地消化插入内核带来的开销。一般来说，用户希望内核占用的FPGA逻辑资源不超过可用资源的5%。与任何调试方法一样，还要知道这种方法存在的部分矛盾。针脚与内部资源嵌

13、入逻辑分析仪内核不使用额外的测试针脚，因为它通过现有的JTAG针脚访问内核。这意昧着即使设计受到FPGA针脚限制，您可以使用这种方法。矛盾在于，它使用的内部FPGA逻辑资源和存储模块可以用来实现设计。此外，由于使用片内内存存储捕获的数据，因此内存深度一般相对较浅。探测与运行模式嵌入式逻辑分析仪核心的探测非常简单。它使用现有的JTAG针脚，因此不必担心怎样把外部逻辑分析仪连接到系统上。矛盾在于，尽管嵌入式逻辑分析仪可以查看FPGA操作，但没有一种方式把这些信息与电路板级或系统级信息时间关联起来。而把FPGA内部的信号与FPGA外部的信号关联起来对解决最棘手的调试挑战至关重要。在分析方法上，嵌入式

14、逻辑分析仪只能进行状态分析。成本与灵活性大多数FPGA厂商提供了嵌入式逻辑分析仪内核，而其价格要低于全功能外部逻辑分析仪。虽然用户希望更多的功能，但嵌入式逻辑分析仪内核的功能无论从通用性，分析方式，触发能力，还是从存储和分析能力都弱于全功能外部逻辑分析仪，而用户通常需要这些功能，来捕获和分析棘手的调试挑战。例如，嵌入式逻辑分析仪只能在状态模式下操作，它们捕获与FPGA设计中已有的指定时钟同步的数据，因此不能提供精确的信号定时关系外部逻辑分析仪由于嵌入式逻辑分析仪方法存在的部分限制，许多FPGA设计人员已经采用外部逻辑分析仪方法，来利用FPGA的灵活性和外部逻辖分析仪的处理能力，如泰克TLA系到

15、逻辑分析仪。在这种方法中，感兴趣的内部信号路由到FPGA没有使用的针脚上，然后连接到逻辑分析仪上，这种方法提供了非常深的内存，适合调试那种出现故障和实际导致该故障的原因在时间上相距很远的问题;对于需要采集大量数据进行后期分析的设计人员也非常必要。另外它还可以把内部FPGA信号与电路系统中的其它活动时间关联起来。与嵌入式逻辑分析仪方法一样，也需要考虑许多矛盾。针脚与内部资源外部逻辑分析仪方法采用非常少的逻辑资源，不使用FPGA内存资源。它释放了这些资源，来实现所需功能。现在的矛盾在于，必需增加专用于调试的部分针脚数量，而很明显，设计要使用这些针脚。探测与工作模式外部逻辑分析仪探测要比嵌入式逻辑分

16、析仪方法要求的探测复杂一些。必需确定怎样使用逻辑分析仪探头探测FPGA内部信号，而不能使用电路板上已有的JTAG连接器。最简便的方式是在电路板中增加一个测试连接器，这可以简便地把FPGA信号与系统中的其它信号关联起来。分页成本与灵活性尽管外部逻辑分析仪的购买价格确实要高于嵌入式逻辑分析仪，但使用外部逻辑分析仪可以解决更加广泛的问题。逻辑分析仪不仅可以用于FPGA调试，还可以用来解决其他数字设计挑战，它被公认为进行通用数字系统硬件调试的最佳工具。外部逻辑分析仪能够实现更加灵活的采集模式和触发功能。通过外部逻辑分析仪，可以设置最多16个不同的触发状态(每一个状态含高16个条件判断分支)，每一个通道

17、提供256M的内存，并且可以在定时分析模式下以高达125ps的分辨率(8GHz采样)捕获数据。选择合适的FPGA调试方法这两种方法都可以使用，采用哪种方法要视具体情况而定。挑战在于确定哪种方法更适合您的设计，用户可以问自己下面的问题:预计有哪些问题?如果您认为问题仅限于FPGA内部的功能性问题，那么使用嵌入式逻辑分析仪可以提供要求的所有调试功能。但是，如果预计有更多的调试问题。要求检验定时余量、把内部FPGA活动与电路板上的其它活动关联起来、或要求更强大的触发功能，那么使用外部逻辑分析仪更适合满足调试需求。当FPGA芯片针脚存在超过200M的高速总线，例如集成内存控制器的DDRI、DDRII内

18、存总线，以及集成高SerDes的高速串行IO总线，信号完整性测试是保证设计成功的基础。在本文的后半部分会介绍主流的测试工具和方法。除状态数据外，是否需要考察快速定时信息?外部逻辑分析仪允许以高达125ps的分辨率(8GS/s采样)查看FPGA信号详细的定时关系，这有助于检验设计中实际发生的事件，检验设计的定时余量。嵌入式逻辑分析仪只能捕获与FPGA中已有的指定时钟同步的数据。需要捕获多深的数据?外部逻辑分析仪提供的采集内存更深。一般在嵌入式逻辑分析仪中，最大取样深度设为128Kb，这一数字受到器件限制。而在外部逻辑分析仪中，可以捕获最多256Mb样点。这有助于查看和分析更多的问题及潜在原因，从

19、而缩短调试时间。设计中更多地受限于针脚还是受限于资源?使用嵌入式逻辑分析仪不要求任何额外的输出针脚，但必须使用内部FPGA资源，实现逻辑分析仪功能。使用外部逻辑分析仪要求使用额外的输出针脚，但使用内部FPGA资源的需求达到最小(或消除了这种需求)。FPGAView FPGA调试FPGAView概述外部逻辑分析仪方法有效利用FPGA的处理能力，并根据需要重新对设备配置，把感兴趣的内部信号路由到通常很少的针脚上。这是一种非常有用的方法，但它也有一定的局限性:* 用户每次需要查看一套不同的内部信号时，都必需改变设计(在RTL级或使用FPGA编辑器工具)，把希望的信号组路由到调试针脚上。这不仅耗费时间

20、，而且如果要求重新汇编设计，那么还会改变设计的定时，可能会隐藏需要解决的问题；* 当更改FPGA内部测试信号时，在外部逻辑分析仪上的被测信号名称需要手工进行更新；* 一般来说，调试针脚数量很少，内部信号与调试针脚之间1:1的关系限制着设计查看能力和洞察力。为克服这些局限性，出现了一种新的FPGA调试方法，它不仅提供了外部逻辑分析仪方法的所有优势，还消除了主要局限性。FPGAView软件在与泰克TLA系列逻辑分析仪配套使用时，为调试FPGA和周边硬件电路提供了一个完整的解决方案(参见图2)。 图2 典型的FPGAView实现方案这种组合可以:* 时间关联的查看FPGA内部活动和外部活动；* 迅速

21、改变FPGA内部探点，而无需重新汇编设计；* 每个针脚监测多个内部信号；* 在TLA逻辑分析仪上自动更新切换的内部信号名称。此外，FPGAView可以在一台设备中处理多个测试内核(适合监测不同的时钟域)，并可以在一个JTAG链上处理多台FPGA设备。快速使用FPGAView可以通过下面几个简单的步骤使用FPGAView:第1步，在设计中配置和插入相应的测试内核(Configure and Insert)；第2步，加载测试内核信息(Load)；第3步，建立FPGA针脚与TLA逻辑分析仪通道的对应关系(Mapping)；第4步，进行测量(Run)。第一步是配置测试内核，把它插入到FPGA设计中。例

22、如，在使用ALtera设备时，可以使用Altera的逻辑分析仪接口编辑器，创建最适合自己需求的测试核(参见图3)。 图3 使用(逻辑分析仪节口编辑器)定义和插入内核的实例对大多数测试内核，可以指定下述参数:Pin Count(针脚数量):表示希望专用于逻辑分析仪接口的针脚数量。Bank Count(组数):表示希望映射到每个针脚上的内部信号数量。Output/Capture Mode(输出/捕获模式):选择希望执行的采集类型。可以选择Combination/Timing(组合逻辑/定时模式)或Registered/State(寄存器/状态模式)。Clock(时钟):如果用户选择了Registe

23、red/State(寄存器/状态)的捕获模式，这一选项允许选择测试内核的取样时钟。Power-Up State(通电状态):这个参数允许指明指定用于逻辑分析仪接口的针脚的通电状态。从FPGAView软件窗口中，可以与JTAG编程电缆建立连接，并且连接到TLA系列逻辑分析仪(TLA逻辑分析仪使用windows平台)或PC工作站上。分页在使用ALTERA FPGA芯片时，按Open(打开)工具条按钮，调出一个文件浏览器，选择Quartus II LAI Editor软件以前生成的逻辑分析仪接口(LAI)文件。这样就加载了与LAI核心有关的所有信息电包括每一组的信号数量、组数和信号名称，另外如果设备

24、中的LAI内核多于一个，那么还包括每个LAI内核的信息。下一步是映射FPGA针脚和TLA逻辑分析仪探头之间的物理连接，FPGAView可以自动更新逻辑分析仪上显示的信号名称，与测试内核当前监测的信号相匹配。为此，简单地点击Probes(探头)按钮，将出现一个拖放窗口，把测试内核输出信号名称与逻辑分析仪上的相应通道连接起来(参见图4)。对某条目标连接，这个通道分配过程只需一次。 图4 FPGAView迅速简便地映射针脚使用Bank(组)列表下拉菜单，选择想要测量的组。一旦选择了组，FPGAView会通过JTAG接口与FPGA通信并配置测试内核，以便选择希望的组。FPGAView还将这些通道名称通

25、过对TLA系列逻辑分析仪的控制进行自动分配，从而可以简便地理解测量结果。为测量不同的一套内部信号，用户只需选择不同的信号组(参见图5)。全功能TLA系列逻辑分析仪会自动把这些FPGA信号与系统中的其它信号关联起来(参见图6)。 图5 选择希望测量的信号组 图6 TLA系列逻辑分析仪自动完成和简化了许多测量在TLA逻辑分析仪中，针对设计人员关心的各种时间信息，提供了业内独有的定时参数自动测量功能，通过鼠标简单的拖放操作，能够得到周期，频率，占空比，脉冲宽度，通道一通道延迟，边沿计数，周期计数，违规计数，周期抖动，以及周期间抖动等信息。高速FPGA的信号完整性测试和分析当前流行的FPGA芯片都提供

26、高速总线，例如DDR内存总线，PCI-X总线、SPI总线;针对超高速的数据传输，FPGA通过集成SerDes提供高速串行I0，支持各种诸如PCI-E、GBE、XAUI等高速串行总线协议，为各种不同标准的高速传输提供极大的灵活性。高速串行总线眼图测试对于采用内嵌SERDES电路的FPGA芯片，其高速串行信号进行测试和验证，最基本的工具是通过示波器进行对其眼图测试。因为眼图能够非常直观的反映一条被测信号路径上的整体信号质量问题，包括信号的抖动量大小(眼宽)以及幅度的大小(眼高)等重要信息。图7是一个高速数据信号的眼图形成的过程。 图7 眼图的形成过程从眼图的形成过程可以看出，一个NRZ编码的高速数

27、据无论传输何种码流，都可以看一个重复信号，经过一定时间和样本数的累计，它反映整个传输通路上的信号质量。示波器的带宽要求示波器进行高速总线测试啕带宽是对示波器的基本要求。以一个NRZ编码的高速串行总线为例，它理想的波形是一个方波信号，方波信号是由它的基波(正弦波)和奇次谐波(3次，5次，7次)组成。根据信号的传输速率和上升时间时间，选择尽量高带宽和最快上升时间的示波器，这样测试结果保留更多的谐波分量，构建高精度的眼图测试结果。示波器带宽反映了对被测信号幅度上的衰减，而示波器上升时间决定了对被测信号上升时间测试的误差。经典的示波器带宽和上升时间的关系为:带宽 基于逻辑分析内核的FPGA电路内调试

28、2008-05-23 18:34:42作者：安捷伦：Joel Woodward来源：电子工程专辑关键字：FPGA 调试 引脚 异步 仿真 信号 定时 频率 随着FPGA融入越来越多的能力，对有效调试工具的需求将变得至关重要。对内部可视能力的事前周密计划将能使研制组采用正确的调试战略，以更快完成他们的设计任务。 “我知道我的设计中存在一个问题，但我没有很快找到问题所需要的内部可视能力。”由于缺乏足够的内部可视能力，调试FPGA基系统可能会受挫。使用通常包含整个系统的较大FPGA时，调试的可视能力成为很大的问题。为获得内部可视能力，设计工程师必须把一些引脚专门用作调试引脚，而不是实际用于设计。哪些

29、工具可用于进行内部FPGA迹线测量？又有哪些技术可用固定的引脚数最大化内部可视能力？ FPGA设计工程师有两种进行内部迹线测量的方法： 1. 把结点路由至引脚，使用传统的外部逻辑分析仪测试。 2. 把一个逻辑分析仪内核插入FPGA 设计，通过JTAG把由内部FPGA存储器保存的迹线捕获路由输出。 逻辑分析 FPGA开发者要在设计前期作出重要的判定，他们有意识或无意识地确定如何能够调试他们的设计。得到内部FPGA可视能力的最常用方法是使用逻辑分析仪，把感兴趣的内部结点路由至分析仪探测的引脚。这种方法提供深存储器迹线，在这里问题成因和其影响可能有很大的时间间隔。逻辑分析仪能很好测量可能逃逸仿真的异

30、步事件。一个例子是具有非相关频率的两个或多个时钟域交互影响。逻辑分析仪提供强大的触发，所得到的测量结果能建立与其它系统事件的时间相关。 传统逻辑分析仪提供状态和定时模式，因此可同步或异步地捕获数据。在定时模式，设计工程师能看到信号跃变间的关系。在状态模式，设计工程师有能力观察相对于状态时钟的总线。当调试总线值至关重要的数据路径时，状态模式是特别有用的。 有效的真实世界测量需要事先周密的计划。使用传统逻辑分析仪要顾及的主要权衡是把结点路由输出至可探测的引脚。传统逻辑分析仪只能观察到路由至引脚的信号。由于还不知道潜在的电路内调试问题，设计工程师只能把很少几个引脚用于调试。这样少的引脚数可能不足以提

31、供解决手头问题的足够可视能力，从而延误项目的完成。 保持内部可视能力，同时减少专用于调试引脚数的一种方法是在设计中插入开关多路转换器(见图1)。例如当 FPGA 设计进入电路时，可能需要观察128个内部结点，这就需要一次跟踪32个通道。在这种情况下，可在FPGA设计中实现多路转换器，在给定时间内路由出32个结点。为编程多路转换器，设计工程师可下载新的配置文件，使用JTAG或通过多路转换器上的控制线经路由切换各信号。在设计阶段，必须仔细规划测试多路转换器插入。否则设计工程师可能止步于不能同时访问需要调试的结点。 图1: 测试多路转换器的插入使设计工程师有能力路由出内部信号的子集，图中为Agile

32、nt 16702B所捕获的迹线。最小化调试专用引脚数的第二种方法是时分复用(TDM)。TDM复用常用于设计原型，此时把多片FPGA 作为单片ASIC的原型，从而用于最小化调试专用引脚数。这项技术最适合用于处理较慢的内部电路。假定使用8位总线的50MHz设计(时钟沿间为20ns)需要电路内的可视能力。使用100MHz在第一个10ns期间采样低4bit，在第二个10ns期间采样高4位。这样仅用4个引脚，就可在每个20ns周期内捕获到全部8位的调试信息。在捕获迹线后，组合相继的4位捕获就可重建8位迹线。TDM复用也有一些缺点。如果用传统逻辑分析仪捕获迹线，触发就变得非常复杂和容易出错。例如在8位码型

33、上的触发就包括把逻辑分析仪设置到寻找跟随规定4位码型后的另一特定4位码型。但逻辑分析仪不知道哪一个4位是 8位组的开始，因此要在与触发设置相匹配的条件上触发-而不是使用者所中意的触发条件。 采用TDM复用时得到的测量结果有精确的周期。但设计工程师却丢失了时钟周期间的定时关系信息。通常单端引脚的速度和逻辑分析仪收集迹线的采集速度(状态模式)限制了压缩比。例如如果最大单端引脚速度是200MHz，内部电路运行于高达100 MHz，那么可实现的最大压缩比是2:1。 随着给定FPGA设计的成熟，它可能会增强和改变。原来专门用于调试的引脚会被用于设计增强。或开始就限制了设计的引脚。另一种调试技术为这类情况

34、带来价值。 逻辑分析内核 现在大多数FPGA 厂商也提供逻辑分析(见图2)。这些 IP在合成前或合成后插入FPGA。内核包含触发电路，以及用于设置测量和内部RAM，以保存迹线的资源。插入设计的逻辑分析内核改变了设计的定时，因此大多数设计工程师都把内核永久性地留在设计内。 图2: 从 JTAG 下载逻辑分析仪的配置，图中的例子是 Xilinx ChipScopePro。对于电路内配置，可通过JTAG访问内核，以及为观察而把捕获数据传送到PC。如果内核消耗不到5%的可用资源，FPGA 内核就能充分发挥作用。如果 FPGA的尺寸使内核要消耗超过10%的资源，设计工程师在使用这种方法时将会遇到很多问题。 逻辑分析内核有三项主要优点