数字电子技术第6章半导体存储器和可编程逻辑器件_7989_5064_20141218231111

1、第,6,章,半导体存储器和可编程逻辑器件,6.1,半导体存储器,6.2,可编程逻辑器件,PLD,6.1,半导体存储器,半导体存贮器能存放大量二值信息的半导体器件。,存储器的主要性能指标,:,存储容量,存储时间,半导体存储器按存取功能可分为两大类。,（,1,）只读存储器,ROM,ROM,一般用来存放固定的程序和常数，所谓“只读”，是,指不能随机写入。,（,2,）随机存取存储器,RAM,RAM,主要用于存放各种现场的输入输出数据和中间运算结,果。其特点是能随机读出或写入。,SRAM,(Static RAM),：静态,RAM,RAM,DRAM,(Dynamic RAM),：,动态,RAM,存储器,(

2、Random-Access,Memory),固定,ROM,ROM,PROM,(Read-Only Memory),可编程,ROM,EPROM,E,2,PROM,6.1.1,随机存储器,RAM,6.1.2,只读存储器,ROM,几个基本概念：,字长（位数）：表示一个信息多位二进制码称为一个字，,字的位数称为字长。,n,字数：字的总量。,字数,=2,（,n,为存储器外部地址线的线数）,地址：每个字的编号。,存储容量（,M),字数位数,存储容量（,M),：存储二值信息的总量。,A,5,A,6,列,地,址,译,码,器,A,7,Y,0,A,4,A,3,A,2,A,1,A,0,行,地,址,译,码,器,X,0

3、,X,1,X,31,Y,1,Y,7,6.1.1,随机存储器,RAM,RAM,可分为单极型和双极型：双极型工作速率高，但是,集成度不如单极型的高。目前，由于工艺水平的不断提高，,单极型,RAM,的速率已经可以和双极型,RAM,相比，而且单极,型,RAM,具有功耗低的优点。这里只以单极型,RAM,为例进行,分析。,单极型,RAM,又可分为静态,RAM,与动态,RAM,：静态,RAM,是用,MOS,管触发器来存储代码，所用,MOS,管较多、集成度低、,功耗也较大。动态,RAM,是用栅极分布电容保存信息，它的存,储单元所需要的,MOS,管较少，因此集成度高、功耗也小。静,态,RAM,使用方便，不需要刷

4、新。,一、,RAM,的基本结构,RAM,的基本结构如下图所示：,地址译码器,和读写电路,存储矩阵,数据输入,和输出信号,地址,读写控制信号,片选信号,下图是二元寻址的,M,字,1,位,RAM,结构图，它的存储矩阵,是,n,m,位。地址译码器分,行译码,器和,列译码,器，只有行及列,共同选中的单元才能进行读、写。这种寻址的方式所需要行线,和列线的总数较少。例如要存储,256,字,1,位的容量，采用一元,寻址就需要,256,条字线，若采用二元寻址只需,n,=16,，,m,=16,，共,32,条线也就可以了。,列,地,址,全,0,1,m,行,地,n,1,址,全,0,W,R,二、,RAM,的存储单元,

5、1.,静态随机存取存储器,(SRAM),SRAM,的本结构,CE,WE,OE,=100,高阻,CE,WE,OE,=010,输出,CE,WE,OE,=,00X,输入,CE,WE,OE,=011,高阻,A,i,?,?,A,0,列,译,码,A,i+1,?,行,?,译,存储,阵,列,A,码,n-1,?,CE,I/O,电路,WE,OE,I,?,?,I,/,O,/,O,SRAM,的工作模式,O,0,I,/,O,CE,WE,OE,I,/,工作模式,m,-,1,X,X,保持,(,微功耗,),1,高阻,0,1,0,读,数据输出,0,0,X,写,数据输入,0,1,1,输出无效,高阻,RAM,存储单元,?,静态,S

6、RAM(Static RAM),X,i,(,行选择线,),本单元门控制管,:,控,制触发器与位线的,接通。,X,i,=1,时导通,V,DD,V,GG,存储,单元,T,6,来自列地址译码,器的输出,T,3,位,线,B,T,5,T,1,T,4,T,2,数,据,D,线,来自列地址译码,T,7,双稳态存储单元,电路,Y,j,(,列选择线,),位,线,B,T,8,数,据,D,线,器的输出,列存储单元公用的门,Y,i,1,时导通,控制管，与读写控制电路相接,RAM,存储单元,?,静态,SRAM(Static RAM),X,i,(,行选择线,),V,DD,存储,V,T,GG,3,T,4,单元,位,T,5,T

7、,6,线,T,1,T,2,位,B,线,B,数,T,7,T,8,据,数,线,D,Y,j,(,列选择线,),D,据,线,X,i,=1,?,T,5,、,T,6,导通,触发器与位线接通,Y,j,=1,T,7,、,T,8,均导通,?,触发器的输出与数据,线接通，该单元通过,数据线读取数据。,?,2.,动态随机存取存储器,动态存储单元及基本操作原理,写操作,:X=1 =0,WE,T,导通，电容器,C,与位线,B,连通,刷新缓冲器,输入缓冲器被选,刷新,R,通，数据,D,I,经缓冲,行选线,X,器和位线写入存,储单元,如果,D,I,为,1,，则向,电容器充电，,C,存,1;,反之电容器放,电,C,存,0,。

8、,存储单元,D,输出缓冲器,/,灵敏放大器,T,O,读,/,写,WE,D,I,输入缓冲器,位,线,B,读操作,:X=1 =1,WE,T,导通，电容器,C,与位线,B,连通,输出缓冲器,/,灵敏放大器,被选通，,C,中存储的数据,通过位线和缓冲器输出,每次读出后，必须及时,对读出单元刷新，即此,时刷新控制,R,也为高电平，,则读出的数据又经刷新,缓冲器和位线对电容器,C,进行刷新。,刷新,R,刷新缓冲器,行选线,X,输出缓冲器,/,灵敏放大器,T,D,O,WE,D,I,输入缓冲器,位,线,B,3.,存储器容量的扩展,(1),字长（位数）的扩展,-,用,4KX4,位的芯片组成,4KX16,位的存储

9、系统。,A,11,CE,A,0,WE,WE,CE,A,0,4K,4,位,I/O,0,I/O,1,I/O,2,I/O,3,A,11,WE,CE,A,0,A,11,4K,4,位,I/O,0,I/O,1,I/O,2,I/O,3,D,0,D,1,D,2,D,3,D,12,D,13,D,14,D,15,位扩展可以利用芯片的并联方式实现。,RAM,存储容量的扩展,(2),字数的扩展,用用,8KX8,位的芯片组成,32KX8,位的存储系统。,芯片,:A,0, A,12,芯片数,=4,系统地址线数,=15,系统,:A,0, A,14,A,13, A,14,?,A,0,CE,1,D,0,A,1,RAM1,D,2

10、,7,A,0,CE,1,D,0,A,1,RAM1,D,2,7,A,0,CE,1,D,0,A,1,RAM1,D,2,7,A,0,CE,1,D,0,A,1,RAM1,D,2,7,0000H,0001H,0002H,1FFFH,2000H,2001H,2002H,3FFFH,4000H,400H,4002H,5FFFH,6000H,6001H,6002H,7FFFH,32K,8,位存储器系统的地址分配表,各,RAM,芯片,译码器,有效输,出端,扩展的地,址输入端,A,14,A,13,8K,8,位,RAM,芯片地址输入端,A,12,A,11,A,10,A,9,A,8,A,7,A,6,A,5,A,4,A

11、,3,A,2,A,1,A,0,对应的十,六进制地,址码,0000H,0001H,0002H,1FFFH,2000H,2001H,2002H,3FFFH,4000H,400H,4002H,5FFFH,6000H,6001H,6002H,7FFFH,Y,0,0 0,Y,1,0 1,Y,2,1 0,Y,3,1 1,0 0 0 0 0,0,0,0,0,0,0,0,0,0 0 0 0 0,0,0,0,0,0,0,0,1,0 0 0 0 0,0,0,0,0,0,0,1,0,1 1 1 1 1,1,1,1,1,1,1,1,1,0 0 0 0 0,0,0,0,0,0,0,0,0,0 0 0 0 0,0,0,0

12、,0,0,0,0,1,0 0 0 0 0,0,0,0,0,0,0,1,0,1 1 1 1 1,1,1,1,1,1,1,1,1,0 0 0 0 0,0,0,0,0,0,0,0,0,0 0 0 0 0,0,0,0,0,0,0,0,1,0 0 0 0 0,0,0,0,0,0,0,1,0,1 1 1 1 1,1,1,1,1,1,1,1,1,0 0 0 0 0,0,0,0,0,0,0,0,0,0 0 0 0 0,0,0,0,0,0,0,0,1,0 0 0 0 0,0,0,0,0,0,0,1,0,1 1 1 1 1,1,1,1,1,1,1,1,1,CE,D,7,?,D,0,8,WE,8K,?,8,位,（）

13、,13,A,12,?,A,0,CE,A,14,A,13,A,1,A,0,Y,0,Y,1,13,D,7,?,D,0,8,WE,8K,?,8,位,（）,A,12,?,A,0,CE,WE,D,7,?,D,0,8,74139,Y,2,Y,3,EN,8K,?,8,位,（）,13,A,12,?,A,0,CE,WE,A,12,?,A,0,13,13,D,7,?,D,0,8,8,D,7,?,D,0,WE,8K,?,8,位,（）,A,12,?,A,0,字数的扩展可以利用外加译码器控制存储器芯片的片选输,入端来实现。,6.1.2,只读存储器,ROM,一、,ROM,的,定义与基本结构,只读存储器，工作时内容只能读出

14、，不能随时写入，所,以称为只读存储器。,(Read-Only Memory),ROM,的分类,二极管,ROM,按存贮单元中,器件划分,三极管,ROM,MOS,管,ROM,固定,ROM,按写入情况划分,PROM,可编程,ROM,EPROM,E,2,PROM,ROM,的定义与基本结构,地址译码器,地,址,输,入,地,址,译,码,器,存储矩阵,存储矩阵,输出控制电路,控制信号输入,输出控制电路,数据输出,一、固定,ROM,图中采用一个,2,线,4,线地址译码器将两个地址码,A,0,、,A,l,译成,四个地址,W,0,W,3,。存储单元是由二极管组成的,4,4,存储矩阵，其,中,1,或,0,代码是用二

15、极管有无来设置的。即当译码器输出所对应的,W,（字线）为高时，在线上的二极管导通，将相应的,D,（位线）,与,W,相连使,D,为,1,，无二极管的,D,为,0,，如图中所存的信息为：,D,0,：,0101,；,D,1,：,1110,；,D,2,：,0011,；,D,3,：,1010,。,三、,ROM,（二极管,PROM,）结构示意图,M=4,?,4,+5V,位线,R,R,R,R,存储,矩阵,Y,0,地址译码器,A,0,A,1,A,1,A,0,Y,1,Y,2,2,线,-,4,线,Y,3,译码器,字线,输出控制电路,OE,D,3,D,2,D,1,D,0,当,OE,=0,时,+5V,R,R,R,R,

16、地,址,内,容,Y,0,A,1,A,0,2,线,-,4,线,译码器,Y,3,A,1,A,0,D,3,D,2,D,1,D,0,0,0,0,1,0,0,0,1,0,0,1,0,A,1,0,1,0,1,1,A,1,1,0,0,0,1,?,字线与位线的交点都是一个,1,0,Y,1,Y,2,存储单元。交点处有二极管,相当存,0,，无二极管相当存,1,OE,D,3,D,2,D,1,D,0,当,OE,=1,时输出为高阻状态,两维译码,?,字线与位线的,交点都是一个,存储单元。,?,交点处有,MOS,管相当存,0,，无,MOS,管,相当存,1,。,字线,+V,D,存储,R,R,?,?,?,R,R,矩阵,Y,0

17、,A,7,A,4,3,线,Y,1,A,6,A,2,|,A,16,?,位线,5,A,1,线,?,A,4,A,0,译,?,码,Y,14,器,Y,15,?,?,?,A,3,S,A,3,2,S,I,0,I,1,I,14,I,15,A,1,S,2,16,线,-1,线数据选择器,1,A,0,S,0,Y,D,0,四、紫外线擦除、电可编程的,EPROM2716,器件,EPROM2716,是,2,11,8,位可,改写存储器，有,11,位地址线,A,，产生字线为,2048,条，,D,0,A,D,10,7,0,是,8,位数据输出,/,输入线，编程,或读操作时，数据由此输入或输,出。,CS,为片选控制信号，是低电,平

18、有效。,OE,/,PGM,为读出,/,写入控制端低,电平时输出有效，高电平进行编程，,写入数据。,五、集成电路,ROM,V,CC,AT27C010,，,GND,V,PP,X,译码,存储阵列,A,16,A,0,Y,译码,Y,选通,OE,CE,控制逻辑,PGM,输出缓冲器,D,7,D,0,128K,8,位,ROM,工作模式,读,CE,0,输出无效,等待,快速编程,X,1,0,OE,0,1,X,1,0,PGM,A,16,A,0,X,V,PP,X,D,7,D,0,数据输出,A,i,X,X,0,X,A,i,A,i,X,X,V,PP,高阻,高阻,数据输入,编程校验,0,1,A,i,V,PP,数据输出,6.

19、2,可编程逻辑器件,PLD,可编程逻辑器件是一种可以由用户定义和设置逻,辑功能的器件。该类器件具有逻辑功能实现灵活、集,成度高、处理速度快和可靠性高等特点。,6.2.1 PLD,基本结构,6.2.2 PLD,分类,6.2.3,通用阵列逻辑,GAL,6.2.4,复杂可编程逻辑器件,CPLD,6.2.5,现场可编程门阵列,FPGA,6.2.1 PLD,基本结构,1,、,PLD,的基本结构,?,可由或阵列直接输出，构成组合输出；,PLD,主体,?,通过寄存器输出，构成时序方式输出,。,输入信号,互补,输入,电路,输入,与门,或门,输出,乘积项,和项,阵列,阵列,电路,输出函数,反馈输入信号,互补,与

20、门,或门,输入,阵列,乘积项,阵列,和项,输入,B,A,与,或,门,门,阵,阵,列,列,Y,Z,(b),输出,2.,PLD,的逻辑符号表示方法,(1),连接的方式,硬线连接单元,被编程接通单,被编程擦除单元,(2),基本门电路的表示方式,与门,L,A,B,C,D,L=A?B?C,A,B,?,每个块之间可以使用可编程内部连线,(,或者称为可编程,的开关矩阵,),实现相互连接。,一、,CPLD,的结构,更多成积项、更多宏单元、更多的输入信号。,逻辑块,可,编,程,内,部,连,线,逻辑块,逻辑块,I/O,逻辑块,I/O,逻辑块,逻辑块,矩,阵,逻辑块,逻辑块,通用的,CPLD,器件逻辑块的结构,内部

21、,可编,n,程连,线区,宏单元,1,可编,宏单元,2,乘积,程乘,项分,宏单元,3,积项,?,配,?,阵列,?,宏单元,m,Xilnx XG500: 90,个,36,变量的乘积项,宏单元,36,个,Altera MAX7000:80,个,36,变量的乘积项,宏单元,16,个,m,m,内部,可编,程连,线区,I/O,块,XG500,系列乘积项分配和宏单元,可编程,到上一个宏单元,数据分配,器,S,6,G,1,S,7,S,1,S,2,S,3,S,4,S,5,来自上一个宏单元,全局置位,乘积项分配电路,全局复位,乘积,项置,位,全局时钟,3,M,2,G,5,3,乘积项,复位,M,4,可编程数据,选择

22、器,G,2,S,8,G,3,1,0,M,1,G,4,S,D/T,M,3,CLK,R,FF,到内部可编,程连线区,宏输出,到,I/O,单元,OUT,PTOE,到,I/O,单元,乘积项输出使能,OE,M,5,来自下一个宏单元,到下一个宏单元,可编程内部连线,可编程内部连线的作用是实现逻辑块与逻辑块之间、逻辑块与,I/O,块之间以及全局信号到逻辑块和,I/O,块之间的连接。,连线区的可编程连接一般由,E2CMOS,管实现。,当,E2CMOS,管被编程为导通时，,T,2,CMOS,E,管,内部连线,可编程连接原理图,宏单元或,I/O,连线,纵线和横线连通；未被编程为截,止时，两线则不通,。,I/O,单

23、元,I/O,单元是,CPLD,外部封装引脚和内部逻辑间的接口。每个,I/O,单元对应一个封装引脚，对,I/O,单元编程，可将引脚定,义为输入、输出和双向功能。,到其他,I/O,单,到,内,V,CCIN,部,V,CCIO,可,编,输入缓冲,D,1,数据选择器,程,连,提供,OE,号。,线,区,D,2,可编程,OE=1, I/O,引,输出缓冲驱,上拉,脚为输出,来,自,OUT,动,宏,单,1,元,PTO,E,r,O,E,可编程,接地,全,局,r,0,M,摆率,控制,输,出,使,r,能,到其他,I/O,单元,I/O,二、,CPLD,编程简介,编程过程（,Download,或,Configure,）：

24、将编程数据写入这些,单元的过程。,编程的实现：由可编程器件的开发软件自动生成的。,用户在开,发软件中,输入设计,及要求。,检查、分析,和优化。完,成对电路的,划分、布局,和布线,生成,编程,数据,文件,写入,CPLD,编程条件,（,1,）专用编程电缆；（,2,）微机；（,2,）,CPLD,编程软件。,计算机根据用户编写的源程序运行开发系统软件，产生相应的,编程数据和编程命令，通过五线编程电缆接口与,CPLD,连接。,将电缆接到计算机的并行口，通,过编程软件发出编程命令，将编程,数据文件（,*JED,）中的数据转换成,串行数据送入芯片。,多个,CPLD,器件串行编程,将多个,CPLD,器件以串行的方式连接起来，一次完成多个器件,的编程。这种连接方式称为菊花链连接。,TDI