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1、,1,二进制,进制是一种计数体系，十进制就是日常生活中使用的进制。 二进制是最简单的体制，只包括“0”“1” 计数时，“逢二进一”（加）、“借一当二”（减） 二进制如何化成十进制 （10011.101）2=1*24+0*23+0*22+1*21+1*20+1*2-1+0*2-2+1*2-3 =(19.625)10,2,逻辑代数的基本公式（1）,基本公式分为三大类，八条基本定律。 与普通代数相似的定律 a.1 交换律 a.2 结合律 a.3 分配律 变量、常量关系定律 b.4 0 1律 b.5 互补律 特殊定律 c.6 重叠律 c.7 否定律 c.8 反演律（摩根律）,3,逻辑代数的基本公式（1

2、）, a.1 交换律 A B = B A,A + B = B + A,4,逻辑代数的基本公式（2）,a.2 结合律 (A B) C = A (B C) (A + B) + C = A + (B + C),5,逻辑代数的基本公式（3）,a.3 分配律 与对或的分配 或对与的分配 A (B + C) = A B + A C A + B C = (A + B) (A + C),6,逻辑代数的基本公式（4、5）,b.4 0 1律 A 1 = A A + 1 = 1 A 0 = 0 A + 0 = A b.5 互补律 A A = 0 A A = 1,7,逻辑代数的基本公式（6、7、8 ）,c.6 重叠律

3、 A + A = A A A = A c.7 否定律 A = A c.8 反演律* A + B = A B A B = A + B,8,证明反演律-真值表方法, 练习一先后画出A + B和A B的真值表， 它们相等吗？,9,组合逻辑电路与时序逻辑电路,组合逻辑电路 组合逻辑电路的输出仅仅取决于当前的输入信号，同前一时刻的电路状态无关 电路没有记忆功能，无反馈环路 如反向器、加法器、投票器 时序逻辑电路 时序逻辑电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的前一状态有关 电路有记忆功能，有反馈环路 如计数器、触发器,10,概要,第一部分：一级组合逻辑电路 第二部分：简单多级组合逻

4、辑电路 第三部分：复杂多级组合逻辑电路 第四部分：时序逻辑电路 第五部分：高层逻辑电路,11,第一部分,一级组合逻辑电路,12,关于“首次说明”,首次说明 在第一次遇到问题时，会以当前电路为例进行说明，以后则不再另行规定 如下面描述反向器时，会说明输出端如果相对输入取反，则 符号图内输出端带“ ” 端口名后必须加“N” 再如，下面描述与非门时，会说明 多个平级端口以1、2、3等表示，如A1、A2、A3. 多级端口以A、B、C表示 端口顺序以串联部分为准，更接近输出端的编号越靠前 编号首先指端口级别（A、B），然后指平级顺序1、2、,13,反向器INV,表达式 ZN = A 按照MOS器件特性写

5、出右图真值表，是否就是非门真值表？ 说明 由于输出端相对输入取反，故 符号图内输出端带“” 输出端口名为带“N” 规定所有取反端口都必须符号图带“”、端口名带“N”,电路图,符号图,14,与非门NAND2（二输入）,表达式 ZN A1 A2 练习 按照MOS器件特性写出右图真值表。 说明 与非门的输入端A1、A2功能等价，但是CMOS电路实现在串联部分顺序不同 规定更靠近输出的端口编号越靠前 注意N管串联，P管并联 CMOS电路往往是对称的，P管部分并联的，N管部分就串联；反之，P管部分串联的， N管部分就并联,15,与非门NAND3（三输入）,表达式 ZN A1 A2 A3 注意输入端口A1

6、、A2、A3顺序 说明： P管多一个并联管，N管多一个串联管，就使二输入变为三输入 可以进一步扩充管子数，扩展为NAND4 一般至多4个串联管，否则电路串联部分开关速度会受影响，工作频率受限 以下的描述中一般就只叙述代表电路，不一一列出输入数不同的同类电路,16,或非门NOR2（二输入）,表达式 ZN A1 + A2 练习 按照MOS器件特性写出右图真值表。 研究一下右图的输入端口A1、A2顺序 重要口诀 串与并或 看N管接地的部分串联还是并联决定是与逻辑还是或逻辑 如果从管部分看就是“串或并与” 说明： 三输入、四输入或非门不再描述,17,与或非门AOI12,表达式 ZN A + B1 B2

7、 请按照电路图写出真值表。 注意 串与并或的口诀同样适用 理解时可以将B1B2与后作为一个整体B，再同A进行或（N部分先串后并，即先与后或，故为AOI 从P管部分看先单管后并管，故为AOI12（1对应A，2对应B1、B2，其中B1、B2又由N管的串联部分确定） 替换规律 将NOR2的A2端连接的N管替换为B1B2串联、P管替换为B1B2并联，就将NOR2替换为AOI12,18,与或非门AOI22,表达式 ZN A1 A2 + B1 B2 请按照电路图写出真值表。 如何快速写（“读”）出真值表？ 将A1、A2（与后）作为一个整体A，B1、B2（与后）作为一个整体B，A、B是或的关系 注意 规律：

8、N管部分为先串（A1、A2串，B1、B2串）后并，即先与后或，故为AOI 从P管部分整体为串，可确定A、B，N管部分的每个并联分支可确定1、2,19,与或非门AOI123,表达式 ZN A + B1 B2 + C1 C2 C3 请按照电路图写出真值表。 如何快速“读”出真值表？ 将B1、B2（与后）作为一个整体B，C1 、C2 、C3（与后）作为一个整体C，A、B、C是或的关系 替换规律 将NOR3的A2端连接的N管替换为B1B2串联、P管替换为B1B2并联；再将A3管连接的N管替换为C1C2C3串联、P管替换为C1C2C3并联，就将NOR3替换为AOI123,20,复习与思考 - AOI的P

9、管部分,右面三个图为组合逻辑的N管部分 试画出它们P管部分的电路图。,21,AOI112 AOI121 AOI211对比,22,或与非门OAI12,表达式 ZN A (B1 + B2) 请按照电路图写出真值表。 注意S 串与并或的口诀同样适用 理解时可以将B1B2或后作为一个整体B，再同A进行与（N部分先并后串，即先或后与，故为OAI 从P管部分看先单管后并管，故为OAI12（1对应A，2对应B1、B2，其中B1、B2又由P管的串联部分确定） 替换规律 将NAND2的A2端连接的N管替换为B1B2并联、P管替换为B1B2串联，就将NAND2替换为OAI12,23,或与非门OAI123,表达式

10、ZN A (B1 B2) (C1 C2 C3) 请按照电路图写出真值表。 如何快速“读”出真值表？ 将B1、B2（或后）作为一个整体B，C1 、C2 、C3（或后）作为一个整体C，A、B、C是与的关系 替换规律 将NAND3的A2端连接的N管替换为B1B2并联、P管替换为B1B2串联；再将A3管连接的N管替换为C1C2C3并联、P管替换为C1C2C3串联，就将NAND3替换为OAI123,24,与或与非门AOAI211,表达式 ZN (A1 A2 B) C 符号图 练习：画出符号图 电路图 练习：画出电路图 真值表 练习：试着“读”一下真值表 替换规律 将NAND2的A1连接的N管替换为AOI

11、21的N部分、P管替换为AOI21的P部分 从N管部分开始看，依次是串、并、串的关系，故为AOAI,25,或与或非门OAOI121,表达式 ZN A (B1 B2) + C 符号图 练习：画出符号图 电路图 练习：画出电路图 真值表 练习：试着“读”一下真值表 替换规律 将NOR2的A1连接的N管替换为OAI12的N部分、P管替换为OAI12的P部分 从N管部分开始看，依次是并、串、并的关系，故为OAOI,26,三态传输门TRIGATE,表达式 Z OE ? A : z 上式为冒号表达式，其意思为“ ？”前的式子如为1，则输入取“ : ”前的值，否则取“ : ”后的值 上式的意义为如果OE为0

12、，则输出高阻（也叫“不定态”，即z），否则等于A Z的可能取值为0、1，z（高阻），故称为“三态” 整个电路的意义为由OE控制A是否传输到Z，故称为“三态传输门” 器件实际上为四端器件，包括A、Z、OEN、OE，其中OE、OEN为互反信号,27,三态反向器TRINOT14,表达式 Z OE ? A : z 上式的意义为如果OE为0，则输出高阻（也叫“不定态”，即z），否则等于A Z的可能取值为0、1，z，故称为“三态” 整个电路的意义为由OE控制A是否取反赋值给ZN，故称为“三态反向器” TRINOT共有四种可能的电路实现， TRINOT14为最常见实现，“14”是指A端接了（从上往下）第一、

13、四个管子,28,TRINOT的电路功能等效性,功能等效 TRINOT = TRIGATE + INV,29,练习,TRINOT共有哪四种可能的电路实现，请分别写出它们的名称和电路图。 除了TRINOT14外，其他如TRINOT13能否类似等效为一个反相器加一个TRIGATE？,30,三态与非门TRINAND2,表达式 Z OE ? (A1 A2) : z 上式的意义为如果OE为0，则输出高阻（也叫“不定态”，即z），否则等于(A1 A2) Z的可能取值为0，1，z，故称为“三态” 整个电路的意义为由OE控制A1、A2是否与非后赋值给ZN，故称为“三态与非门” 图中为最常见TRINAND2实现方

14、式 思考：共有几种可能的电路实现？试画一下电路图,31,三态或非门TRINOR2,练习 写出三态或非门TRINOR2的表达式、符号图、电路图，说明其物理意义,32,复习与思考,下面的电路图有何区别？是否属于不同的组合逻辑？,33,第二部分,简单多级组合逻辑电路,34,加倍反向器,以下器件均只选择一种典型电路加以说明，如本例中只说明INV_D2 INV_D2 ,”D”（DRIVER),加倍是为了增强其驱动能力 电路图 符号图,35,缓冲器BUF,表达式 Z A BUF有点（负负得正）的意思 Z A A 按照反向器特性写出右图真值表 说明 由于输出端相对输入相同，故 符号图内输出端不带“ ” 输出

15、端口名不带“N”（Z）,36,缓冲器BUF2,表达式 Z = A ZN = A 这二个图，哪个是电路图？哪个是符号图？ BUF2与BUF有什么不同？,37,反向器INV2与INV22,INV2（单输入） 电路图 符号图,INV22（两输入） 往往是版图项目中两个反向器共用一个diff（电源、地） 电路图 符号图,注意两者的输出端命名,38,与门AND、或门OR,AND2 电路图 符号图 OR2 电路图 符号图,39,输入端取反的NANDBX,NAND2B1 电路图 符号图 NAND2B2 电路图 符号图 NAND2B12 电路图 实际上就是OR2 符号图,40,输入端取反的NORBX,NOR2

16、B1 练习 请画出电路图 请画出符号图 NOR2B2 练习 请画出电路图 请画出符号图 NOR2B12 练习 请画出电路图 请画出符号图 思考：化简后实际上什么电路？真实电路是否存在？,41,与或门AO、或与门OA,AO12 电路图 符号图 OA12 电路图 符号图,42,多级电路实现的多输入NOR/OR,多输入通常是指输入端超过4个 如NOR6、NOR8、OR7等 为何不通过一级NOR电路直接实现？ 原理上可直接利用多个P管串联或者N管并联实现 实际应用中过多MOS管的串联将大大增加器件的延时、减小器件输出端的驱动能力 因此必须用多级实现 三级NOR8表达式：ZN= A1 + A2 + A3

17、 A4 + A5 + A6 A7 + A8 化简上式，可得到NOR8的简化表达式，下面为其电路实现,43,多级电路实现的多输入NAND/AND,练习：试举多输入NAND、AND的例子 提问：为何用多级电路实现多输入NAND、AND？ 练习： 画出用一级电路实现的NAND8电路 画出用多级电路实现的NAND8电路 画出用多级电路实现的AND7电路的一种可能实现,44,第三部分,复杂多级组合逻辑电路,45,MX21的功能描述与端口命名,逻辑表达式 Z = A0 S + A1 S 另一种描述：Z=S? A1 : A0 功能描述 Z = A0 ，当S = 0时 Z = A1 ，当S = 1时 两条从输

18、入到输出的通路（A0(N)到Z、 A1(N)到Z）中，同一时刻总有一条是通的 注意，点PIN时A0、A1绝对不能反，否则功能就完全反了！ 端口命名 输出必须为Z，选择信号必须为S 如果Z与某条通路导通时同电位，则该通路输入端口为A0/A1；如果Z与该通路电位相反，则输入端口为A0N/A1N 从输出端到输入端，偶数个圈，端口名为A0、A1； 从输出端到输入端，奇数个圈，端口名为A0N、A1N,46,MX21的四种命名,MX21的四种单元命名 完全取决于输入端A0、A1的命名 MX21 A0、A1 MX21B1A0N、A1 MX21B2A0、A1N MX21B12A0N、A1N 便于描述，下文中以

19、MX21统称上述四种情况,47,TRI型二选一电路MX21,TRIGATE型,TRINOT型,48,二选一电路的符号图,MX21符号图 注意：S端靠近A0,49,四种MX21电路的对照（以TRI器件为例）,MX21,MX21B2,MX21B1,MX21B12,50,与型二选一电路MX21,与型,分析上图如何实现2选1功能的 前级与非，后级或与非，任意改变一个都不行 与非门和或与非门的公共端口必定是S端口 注意A0、A1端口顺序，端口名是否带N的判断 从输入端到输出端，偶数个圈，不带N；奇数个圈，带N,51,或型二选一电路MX21,或型,分析上图如何实现二选一功能的 对比上页二选一，看看他们的区

20、别在那里。 实际应用中，AOI12，21都有出现，要注意NOR2和AOI21的A1,A2时如何相连的，连反了不会有逻辑错误，但LVS通不过的。,52,练习,按如下条件画出电路图和符号图 TRINOT型MX21 TRINOT /TRIGATE混合型MX21B12 与型（D型）MX21B2 或型（R型）MX21B1,53,MX21的提图顺序(TRI型),如果电路是三个输入，一个输出，很可能是MX21 两个TRI器件的控制信号在版图上形成POLY线的X型交叉 三个输入中， S端明显同另两个输入不同，S信号经过反向器后的SN信号和S信号一起形成X型交叉的控制信号。 A0、A1端口所连接的版图非常对称

21、版图左边或右边有一个反向器，S信号接输入端，输出为SN S、SN互反信号组成TG或TN分别控制A0、A1是否输出 两路信号会合后有可能再经过一个反向器以增强输出驱动 确定A0、A1顺序：P管处受S控制的信号为A0 确定每个输入端至输出端经过的“反向圈”的数量 若为奇数，端口带N 若为偶数，端口不带N 根据端口A0、A1的带N情况确定单元的命名,54,异或和同或,异或： 如果N个输入中有奇数个1，输出为1，如果有偶数（0，2）个1，输出为0 同或：（异或的反） 如果N个输入中有奇数个1，输出为0，如果有偶数个1，输出为1 另外的表述方式： 异或：N个输入相加，结果为异或 同或：异或的反，现加，后

22、取非 对于两输入异或和同或： 异或：输入相同，输出为0，输入不同，输出为1 同或：输入相同，输出为1，输入不同，输出为0,55,XOR2 Vs. XNOR2(TRI型),XOR2、XNOR2电路正好相反 XOR2 XNOR2,56,XOR2 Vs. XNOR2(与型),XOR2,XNOR2,57,XOR2 Vs. XNOR2(或型),XOR2,XNOR2,58,MX21 Vs. XOR2(TRI型),MX21,XOR2,59,MX21 Vs. XOR2(与型),MX21,XOR2,60,MX21 Vs. XOR2(或型),MX21B2,XOR2,61,三输入异或XOR3,因为异或就是加法，整个

23、电路实际上就是两个串联的异或 A1，A2异或得到Y1，Y1，A3异或得到Z 写出这个电路的真值表,62,三输入同或XOR3,因为同或是异或的非，所以，将三输入异或取非可得到三输入同或。 注意：三输入异或 = (AB)C，三输入同或 (AB) C。不要把异或，同或和小学加减法搞混。,63,三选一MX31,注意 端口命名为A0、A1、B 控制信号从左至右为S0、S1 思考： 如果第二级传输门的控制信号S1上下交换，端口如何命名？,64,四选一MX41,思考： 写出S0，S1四种组合时，Z的取值，观察其规律。 利用上面的规律设计一个MX81。,65,输出使能端OE和选择信号S,相同点 OE(N)和S

24、 (N)通常都接TRINOT或者TRIGATE的控制端 OE Output Enable 当OE/OEN取了正确的值，单元的输出有效，否则，输出无效，或者输出高阻。例如： 如果某个单元是单个的TG 或 TN，则它的控制端为OE，OEN 很多PAD输出电路也存在OE端 S Selection 任何时刻，输出都有效，S用来选择不同的输入，例如：MX21控制端为S、SN，因为电路总是选择A0，A1其中一个。,66,第四部分,时序逻辑电路,67,时序逻辑电路,某时刻的输出不仅和当前状态有关，还与之前某一时刻的电路状态有关。 波形图是分析时序逻辑电路的重要手段 下图为一个LAN各端口的波形图,CP,D,

25、Q,68,锁存器与触发器简介（1）,锁存器 全称LATCH 锁存器种类 LAN无清0、置1端的锁存器NNONE LAC带清0端的锁存器CCLEAR LAS带置1端的锁存器S SET LAB同时含清0、置1端的锁存器B BOTH D触发器 CMOS电路中最常见的触发器 D触发器 DFC，DFS，DFB，DFN N、C、S、B等四个字母的含义同LATCH 其它触发器 多路触发器MFN、MFC、MFS、MFB T触发器 RS触发器,69,锁存器与触发器简介（2）,锁存器只有一个反馈环路，触发器有二个反馈环路 在电路规模上，可以理解为：“触发器两个串联锁存器” 可以认为触发器的二个环路相当于二个完整的

26、锁存器,70,锁存器LAN,tg1和tg2总有一个处于导通 若CP为1，则 tg1导通，tg2关闭 D信号直接输出到Q和QN 若CP为0 tg1关闭，则tg2导通 T处的信号为CP由1变0那一瞬间的D信号 由两个反向器以及导通的tg2组成一个信号回路，一直保持T处的信号 即该电路在CP为0时能锁住一个信号，故称其为锁存器,71,锁存器工作原理,CP=1时,D,CP=0时,D,可见，与以往组合逻辑电路不同，当CP=0时，电路的状态是一直保持的，与D的变化无关，体现“时序”二字,Q,Q,72,使用TRINOT的锁存器,锁存器中的三态器件也可以使用TRINOT，如下： 为下图单元标出端口和线网名。,

27、73,锁存器LAC,LAC比LAN多一个CD/CDN端口 CDCLEAR DATA CDN信号作用 当CDN为0时，Q0，QN=1；清0 当CDN为1时，与非门变为反向器，电路等效为LAN 清零是对Q端有效，即使只存在输出端QN，也必须命名为CDN 练习 将图中的NAND2替换为NOR2，保持电路功能不变。画出其电路图，并重新进行端口命名,74,锁存器LAS,LAS比LAN多一个SD/SDN端口 SDSET DATA SD信号作用 当SD为0时，或非门变为反向器，电路等效为LAN 当SD为1时，Q1，QN=0；置1 练习 若要让图中的SD变为SDN，如何修改电路图，若要变为CDN呢？ *可以虚

28、构一条从C(S)D到D的通路，而且C(S)D能使D清零置1，把D视为Q，从而确定端口名称。,75,锁存器LAB,LAB比LAN多二个端口SD/SDN和CD/CDN CDCLEAR DATA SDSET DATA CDN/SDN信号作用 当CDN为0时，Q0，QN=1；清0 当CDN为1时，与非门变为反向器 当SDN为0、 CDN为1时，Q1，QN=0；置1 当SDN为1时，与非门变为反向器 练习：如右图，如果SDN和CDN同时为0，Q端将如何动作，会不会逻辑混乱？,76,锁存器提取,锁存器属于中型单元，但是连线负载，提图时一定要做好标注。 标注应该主要标注单元最复杂的节点，如下：,77,锁存器

29、命名规范,数据输入端一定为D，对应输出端口为Q,QN。 如果有清零端或者置位端，根据其具体的功能和有效电平来确定命名。 tg1的OEN所接信号必须为CPN或CPN1，如果时钟为1时，tg1导通，时钟端口为CP，反之，为CPN。,78,练习,上边是个什么电路？ 命名端口和关键线网。 如果把NOR2换成NAND2，电路端口和命名会怎么变化？,79,触发器工作原理（DFN）,tg1、tg4和 tg2、tg3它们的控制信号分别相同，所以tg1、tg4导通时，tg2和tg3必然是关断的。 时钟由0变1:时钟的上升沿到来前，tg1导通，数据被放到环1内，上升沿到来后，tg1,4关闭，此时环1内的信号是上升

30、沿前一瞬间的数据，环2内原来的数据因为tg4关断，无法维持而消失；同时，tg2和tg3打开，数据在环1内维持，并通过tg3传到Q和QN。 时钟由1变0:时钟的下降沿到来前，数据维持在环1内，下降沿到来后，tg1，4导通，同时，tg2，3关断，第一个环处于直通状态，D的信号通过tg1进来，但是不能通过tg3，第二个环处于维持状态，最终输出一直都不变。 触发器输出唯一改变状态的机会是在CP的上升沿，然后的一个周期都处于保持状态,80,触发器的用途,触发器的用途: 触发器类似于一个快闸门，只有在打开的一瞬间，才有信号可以通过，而且一个周期闸门只打开一次。一旦过了正边沿，信号就不会改变。 触发器的这个

31、特性可以用来同步数据，如下图：,81,触发器命名规范,数据输入端一定为D，对应输出端口为Q,QN。 tg1和tg4的OEN所接信号必须为CPP,tg2和tg4的OEN所接信号必须为CPN或CPN1。 时钟端口必为CP或CPN,CPP或CPN1等信号不能作为端口。 如果有清零端或者置位端，根据其具体的功能和有效电平来确定命名。 在命名和电路图上区分开上升沿和下降沿触发器。 时钟信号如果为1时，tg3打开，时钟端口为CP，否则为CPN，同时更名为DFN0，同样，之前所有的锁存器，之后的触发器都按此规则。LAN0说明此锁存器是负半周期有效。,82,触发器端口的命名,线网的的命名，需要注意CP和CPN

32、的不同，参看CELLIX_LIBRARY，为了保证建库的简单和一致，基本的两环框架不变，改变的只是CP的反相器串的端口和线网名，依次为： CP-CPN, CPN-CPP, CPP-CPN1。,83,清零触发器 - DFC,带清零端的的触发器，它和DFN的基本结构一样，当CDN=1时，就等效为一个DFN。 清零时，CDN=0，NAND2输出为1,Q=0。 思考: 图中有两个NAND2，如果把其中一个换成反相器是否可行。 如何用NOR2代替NAND2来实现清零。 思考清零端的命名规则,84,使用或非门的DFC,85,触发器DFS,带置位端的触发器，把Q置1。 工作原理和DFC类似。,触发器清零置位

33、端的命名规则。清零为CD/CDN，置位为SD/SDN，是否带“N”，就看当清零置位端生效时，需要给“0”还是“1”，换言之，看“0”还是“1”能锁定Q，能实现其清零置位的目的，就认为其有效，“0”有效带“N”，”1”有效则不带。,86,触发器DFB,既能清零又能置位，但两个优先级不同，如右图，若CD=SD=1，Q为何值？ DFB何时才能分别等效为一个DFS,DFC,DFN。,87,触发器的符号图,注意左图两个符号图的区别。 DFB0：下降沿触发，清零置位都是0有效。 DFB：上升沿触发，清零置位都是1 有效。 注意哪些端口带了圈,88,T触发器,T触发器和普通D触发器的区别： 没有D端口 T型

34、多一根反馈线，形成一个新的环 环的特点：负反馈环（只有一个圈），环上有两个状态永远相反的三态门，能够不停的自翻转。,89,练习： 上图中那个触发器没有输入端D,那它的Q如何变化？ 画出其波形图,思考它的作用. 若电路中没有SDN，NAND2换成反相器,如何启动该电路？ T触发器有时也被提成普通触发器，这样也可以.,T触发器,90,RS触发器，D型,真值表 SN RN Q 0-1 0 1 0 1 1 1 0-1 0 1 1 保持,R；Reset，复位，清零 S：Set，置1。 具备触发器的特征，输出在输入信号的上升沿发生跳转。,91,RS触发器，R型,命名规则和上页的D型相同. 该触发器在信号的

35、那个边沿发生跳转？ 写出其真值表.,92,第五部分,高层逻辑电路,93,DATAOUT,DATAOUT的功能和TRIGATE，TRINOT类似，但是DATAOUT会使用大的管子作为输出. DATAOUT通常见于PAD电路内，典型结构如下： 弄懂D和OE的区别，Z和ZN的区别,94,加法器,实现二进制加法 FADD，三输入加法器（全加器） HADD，二输入加法器（半加器） FADD和HADD符号图： FADD: SUM = ABCI, CO=A, B, CI相加的进位 HADD: SUM = AB, CO=A, B相加的进位,95,全加器,写出FADD的真值表，对比XOR3。A,B,CI分别对应A1,A2,A3，SUM对应Z.观察其真值表. 异或实现的就是加法功能.所以SUM