数字电路设计试题(湖南大学版)

1、.考试中心填写：湖 南 大 学 课 程 考 试 试 卷年月日考 试用课程名称：数字电路与逻辑设计试卷编号：考试时间： 120 分钟：级班业专装订线（答题不得超过此线：）号学题号一二三四总 分应得分10101070100实得分评分：评卷人一、填空题（每空 1 分，共 10 分）1、数字系统的逻辑电路分为两大类，即时序逻辑电路和（组合逻辑）2、将二进制数 (10101.01)2 转换成余 3 码 (0101 0100 .0101 1000)10101.01=21.25 ， 转 成8421为100001.00100101 。 转 成 余 三 码 为01010010.010110003 、 函 数 F

2、 ( A B)( A C )(C D E ) E， 则 其 对 偶 函 数DF= （ (A.B ）+(A .C)+(C.(D+E).E ）4、若 x = - 0101， y = + 1011，则 x-y 补 =（10000）5、表示任意两位无符号十进制数至少需要（7）位二进制数6、为了检测所有的单个错误，所有编码字之间的最小距离为（2）7、CMOS 器件的速度取决于转换时间和（传播延时）8、若一种门电路的抗干扰能力越弱，则其噪声容限越（小）1 / 8.9、同步状态机与异步时序电路的主要区别是（是否由统一的时钟信号控制）10、时序电路按 ( 输出与现态和输入的关系) 可分为： Mealy 型和

3、Moore 型二、判断题（下列各题，你认为正确的， 请在题末的括号内打 “”，错的打“”，并更正。每小题 2 分，共 10 分）1、如果逻辑函数表达式在一定条件下可变成X+X 或者 X X的形式，则该函数表达式可能产生冒险。（）2、本质冒险产生的原因：经过激励逻辑和反馈通路的传播延迟的最小值大于通过“输入逻辑”的最大定时偏移。（）3、CMOS 反向门比非反向门所用的晶体管要少。（）2 / 8.4、如果竞争的结果导致电路最终进入同一稳定总态，则称为临界竞争。（）5、门电路的扇出是表示输出电压与输入电压之间的关系。（）门电路所具有的输入端的数目称为扇入。扇出是指该门电路在不超过其最坏情况负载规格下

4、能驱动的输出端个数。三、简答题（每题5 分，共 10 分）1、请列出3 种“曾经是模拟的”现在却“已经成为数字的”系统，并简述为什么会有这种转变。2、采用 CMOS晶体管实现的“与非门”和“或非门” ，哪个速度快？为什么？四、应用题（共70 分）1、已知接收端收到的汉明码码字a7a6a5a4a3a2a1=1100010，问在最多一位错的情况下发送端发送的码字是什么？（5 分）答：第三位出错，应该是11001102、用卡诺图化简下列函数：（5 分）F3,4,5,10,11,12d 0,1,2,13,14,15W ,X ,Y ,Z3、旅客列车分为特快A，直快 B 和慢车 C，它们的优先顺序为：特快

5、、直快、慢车。同一时间内，只能有一趟列车从车站开出，即只能给出一个开车信号，试设计满足上述要求的开车信号控制电路。（10 分）A开车FAB信号B控制FCFC电路（1）列出真值表（ 5 分）（2） 写出最简的输出逻辑表达式（5 分）4、运用一个 MSI 器件实现余 3 码向 8421BCD 码的转换。（10 分）3 / 8.5、运用“圈到圈”逻辑设计思想，采用 74X138译码器和适当的逻辑门设计一个 1位十进制数 2421码的奇偶位产生电路（假定采用奇检验） 。（10分）注：此题中用的不熟74138。我们在做时要用两个74138 级联。详见教材 P2744 / 8.、分析下图所示的时钟同步状态

6、机（状态 11 使用状态名 A D）。（ 10 分）6Q1Q2=00Q1Q2ZXCLK1）作出状态 / 输出表（ 5 分）。2）说明它是 Mealy 机还是 Moore机（ 2 分）3）说明这个电路能对何种输入序列进行检测。（3 分）答案没有找到。同类型题7.125 / 8.7、作 “0101”序列检测器的 Mealy型状态表和 Moore型状态表。凡收到输入序列为“ 0101” 时，输出为 1；并规定检测的“ 0101”序列不重叠。典型输入输出序列如下：（ 10分）输入 X ：1 1 0 1 0 1 0 1 0 0 1 1输出 Z：0 0 0 0 0 1 0 0 0 0 0 06 / 8.（这不是答案，但是答案的格式）8、某异步时序电路的流程表如表。作出输入X2X1 变化序列为0001 111011 0100 时的总态响应序列。（10 分）现态次态（ Y2* Y1* ）/ 输出（ Z）Y2Y1X X =00X X =01X X =11X