《FPGA设计实验》考试题目

1、FPGA设计实验考试题目（开卷）要求：以下题目除特别说明外，均必须通过硬件测试（即下载至开发板验证），并编写好Test Bench，通过ModelSim仿真,给出其源程序（关键语句必须解释语句含义）、功能仿真图、RTL图（主要图形说明其功能）或状态机图。其中现场操作50分。总分100分。1、 设计一个多位数据比较器（测试时以3位为例）2、 设计一个投票表决器（测试时以5人为例）3、 将开发板上的50MHZ时钟分频为秒脉冲时钟信号modulefenp(clk_out,clk_in,reset);outputclk_out;inputclk_in;inputreset;reg1:0cnt;regc

2、lk_out; lways(posedgeclk_inorposedgereset)beginif(reset)begincnt=0;clk_out=0;endelsebeginif(cnt=)beginclk_out=!clk_out;cnt=0;endelsecnt=cnt+1;endendendmodule系统时钟为50MHz，用Verilog代码怎样将其分频至1/100smodule S20 (clk,rst,clk_out);input clk,rst;output clk_out;reg clk_out;reg 4:0 count1;always( posedge clk or n

3、egedge rst) if ( !rst )begin count1 = 0; clk_out= 0;endelse begin if (count1 20) begin count1 =10) clk_out =1; else clk_out =0; end else count1 =0; end endmodule设计一个分频器，要求：占空比为50%的任意奇数次5分频电路。modulediv_5(clkin,clkout);inputclkin;outputclkout;reg2:0step1,step2;always(posedgeclkin)begincase(step1)3b000

4、:step1=3b001;3b001:step1=3b011;3b011:step1=3b100;3b100:step1=3b010;3b010:step1=3b000;default:step1=3b000;endcaseendalways(negedgeclkin)begincase(step2)3b000:step2=3b001;3b001:step2=3b011;3b011:step2=3b100;3b100:step2=3b010;3b010:step2=3b000;default:step2=3b000;endcaseendassignclkout=step10|step20;en

5、dmodule测试模块：timescale1ps/1psmodulediv_5_vlg_tst();regeachvec;regclkin;wireclkout;div_5i1(.clkin(clkin),.clkout(clkout);initialbeginclkin=0;forever#5clkin=clkin;endassignstep1=i1.step10;assignstep2=i1.step20;endmodule4、 设计一个2.5次分频器。moduledivn5(CLK,PREL,NCLK);inputCLK;input2:0PREL;outputNCLK;wireNCLK;

6、reg2:0COUNTER;regSIG_CLK;wireLCLK;regPCLK;assignLCLK=CLKPCLKalways(posedgeLCLK)beginif(COUNTER=3b000)beginCOUNTER=PRELendelsebeginCOUNTER=COUNTER-1endendalways(posedgeLCLK)beginif(COUNTER=3b010)beginSIG_CLK=1b1endelsebeginSIG_CLK=1b0endendalways(posedgeSIG_CLK)begin PCLK=PCLKendassignNCLK=SIG_CLKend

7、module5、 在开发板上完成LPM嵌入式PLL的设计。要求设计一个分频系数为4/5、延时为0，占空比为25%的分频器。（提示：在ALTPLL参数设置界面的output标签页上，选择“use this clock”,接着选择“Enter output clock parameters”，其中分子clock multiplication factor设为4，分母clock division factor设为5, 占空比clock duty cycle(%)）6、 在开发板上完成LPM嵌入式PLL的设计。要求设计一个倍频系数为2、延时为0，点空比为25%的倍频器。（提示：在ALTPLL参数设置界

8、面的output标签页上，选择“use this clock”,接着选择“Enter output clock parameters”，其中分子clock multiplication factor设为2，分母clock division factor设为1，占空比clock duty cycle(%)）7、 在开发板上完成LPM嵌入式PLL的设计。要求输出3个频率分量，一个是2KHZ，一个是150MHZ，另一个是200MHZ。（提示：在ALTPLL参数设置界面的output标签页上，选择“use this clock”,接着选择“Enter output clock frequency”）8

9、、 参考教材P.143，定制一个ROM，其mif文件如图6-10所示（即定制一个字长为8，容量深度为128的ROM）。然后按教材P.146的要求，在Quartui II 9.0平台上进行功能仿真。9、 设计一个3-8译码器module decoder_38(out,in);output7:0 out;input2:0 in;reg7:0 out;always (in)begincase(in)3d0: out=8b;3d1: out=8b;3d2: out=8b;3d3: out=8b;3d4: out=8b;3d5: out=8b;3d6: out=8b;3d7: out=8b;endcas

10、eendendmodule10、 设计一个8-3编码器11、 设计一个时钟下降沿检测的、同步置1、异步高电平清零的D触发器12、 试分别用行为描述风格和数据流描述风格各设计一个带使能端的的2选1数据选择器15、试分别用行为描述风格和数据流描述风格各设计一个带使能端的4选1 数据选择器。 13、 设计一个双向门电路，当方向控制信号wr为高电平时，信号Y作为输出，值为输入信号a的值；当方向控制信号wr为低电平时，信号Y作为输入，输出信号b为信号Y的值，其它情况下，输出信号均为高阻态。14、 设计一个通用二进制计数器，其功能有加/减计数、同步置位和异步低电平复位（测试时可以4位为例）。15、 设计一

11、个二进制码和格雷码相互转换的verilog程序（测试时可以4位为例）。16、 设计一个同步可预置的、加法和减法计数器（测试时可以4位为例）。 17、 利用LPM定制一个4位十二进制加法和减法计数器。modulecounter4(load,clr,c,DOUT,clk,up_down,DIN);/定义模块inputload;/定义输入信号inputclk;/wireload;/定义线网型inputclr;/wireclr;/inputup_down;/wireup_down;/input3:0DIN;/定义4位二进制输入信号wire3:0DIN;/定义4位二进制线网型信号outputc;/定义输

12、出信号regc;/定义寄存器类型信号output3:0DOUT;/wire3:0DOUT;reg3:0data_r;assignDOUT=data_r;always(posedgeclkorposedgeclrorposedgeload)/检测clk，clr，load的上升沿beginif(clr)/当clr=1的时候进行下面的运行程序data_r=0;/将data_r置零elseif(load)/当load=1的时候进行下面的运行程序data_r=DIN;/将DIN的值赋给data_relsebeginif(up_down)/load=0的时候进行下面的操作beginif(data_r=4b

13、1111)begin/当data_r=4b1111的时候进行下面的运行程序data_r=4b0000;c=1;endelsebegin/当data_r不等于4b1111的时候进行下面的运行程序data_r=data_r+1;/进行加法计数c=0;endendelsebeginif(data_r=4b0000)begin/当data_r=4b0000的时候进行下面的运行程序data_r=4b1111;c=1;endelsebegin/当data_r不等于4b1111的时候进行下面的运行程序data_r=data_r-1;/进行减法计数c=0;endendendendendmodule/结束模块1

14、8、 设计一个Johnson计数器。Johnson计数器工作原理如下：（1）如果当前计数值的最高位为1，则执行最低位补0的左移操作；（2）如果当前计数值的最高位为0，则执行最低位补1的左移操作。以3位的Johnson计数器为例，其计数顺序依次为：000-001-011-111-110-100-000-module johnson(clk,clr,out);input clk,clr;output3:0 out;reg3:0 out;always (posedge clk or posedge clr)beginif (clr) out= 4h0;elsebegin out= out 1;out

15、0= out3;endendendmodule19、 设计一个位宽为3位的通用移位寄存器。要求该寄存器能够实现如下功能：（1）异步低电平清零；（2）储存任意预置数；（3）左移或（右移）操作。20、 设计一个位宽为4位的环形移位寄存器。要求该寄存器能够实现如下功能：（1）异步低电平清零；（2）储存任意预置数；（3）左移或（右移）操作。21、 moduleShift_Register(CLK,CLR,S1,S0,LIN,RIN,D,C,B,A,QD,QC,QB,QA);22、 inputCLK,CLR;23、 inputS1,S0;24、 inputLIN,RIN;25、 inputD,C,B,A

16、;26、 outputQD,QC,QB,QA;27、 regQD,QC,QB,QA;28、 always(posedge CLK)29、 begin30、 if(CLR = = 1b0)31、 QA,QB,QC,QD = 4b0;32、 else33、 begin34、 case(S1,S0)35、 2b00:QA,QB,QC,QD = QA,QB,QC,QD;36、 2b01:QA,QB,QC,QD = RIN,QA,QB,QC;37、 2b10:QA,QB,QC,QD = QB,QC,QD,LIN;38、 2b11:QA,QB,QC,QD = A,B,C,D;39、 default:QA,QB,QC,QD = QA,QB,QC,QD