基于FPGA的数字时钟设计毕业论文.doc

中北大学2012届毕业设计说明书基于FPGA的数字时钟设计毕业论文目录1 绪论 11.1 课题研究背景 11.2 国内外发展状况 21.3 论文研究主要内容 31.4 论文特色 42 方案介绍 53 脉冲电路实现 63.1 五万分频器电路实现 63.2 一千分频器电路实现 74 计数电路实现 94.1 秒计数器电路的实现 94.2 分计数器电路的实现 104.3 时计数器电路的实现 125 扫描显示电路实现 145.1 六位动态扫描显示电路的工作原理 145.2 动态扫描显示电路所需基本模块的实现 155.2.1 六进制计数器电路的实现 155.2.2 3-8译码器电路的实现 165.2.3 24选4数据选择器和数码管扫描控制模块的电路实现 185.2.4 七段显示译码器的电路实现 205.3 动态扫描显示电路的具体实现 216 数字钟电路的实现 237 总结 258 附录 269 参考文献 3610 致谢 38 1绪论1.1课题研究背景当今社会是数字化社会，是数字电路广泛集成的社会。数字电路本身在不断地进行更新换代。随着电子技术的发展以及应用的普及，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计ASIC（专用集成电路）芯片，而且希望ASIC的设计周期尽可能短，因而出现了现场可编程逻辑器件，其中应用最广泛的当属复杂可编程逻辑器件（CPLD）和现场可编程门列阵（FPGA）1。现场可编程门列阵FPGA器件是Xilinx公司1985年首先推出的。它是一种新型高密度PLD，采用CMOS-SRAM工艺制作2。目前以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器或者其他更加完整的记忆块。FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误。在一些技术更新比较快的行业，FPGA几乎是电子系统中的必要部件，因为在大批量供货前，必须迅速抢占市场，这时FPGA方便灵活的优势就显得很重要。此外， FPGA也是电子设计领域最具有活力和发展前途的一项技术，他的影响丝毫不亚于20世纪70年代单片机的发明和使用。可以毫不夸张地讲，FPGA能完成任何数字器件的功能，例如简单的74电路和高性能的CPU都可以用它来实现。随着EDA软件和硬件描述语言（HDL）的进步FPGA的开发周期越来越短，产品的功能越来越强3。本论文是基于FPGA的数字时钟的设计。数字时钟是一种用数字电路技术实现时、分、秒计时的装置。更确切的说，数字钟实际上是一对标准1HZ信号进行计数的电路4。它与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。数字时钟的设计是FPGA应用领域之一，本论文的最终落脚点是通过FPGA借助VHDL以及相关软件完成数字时钟的设计。VHDL是一种硬件描述语言，它可以对电子电路和系统的行为进行描述5。基于FPGA的数字钟的设计采用硬件描述语言VHDL 语言作为设计输入，可以在数字钟设计的各个阶段、各个层次进行计算机模拟仿真，保证设计过程的正确性，从而大大降低设计成本，缩短设计周期，不承担投片风险。数字钟采用纯硬件系统，可靠性高，可移植性强。因此，基于FPGA的数字时钟必将受到社会的认可。1.2 国内外发展状况自1985年Xilinx公司推出第一片现场可编程逻辑器件（FPGA）至今，FPGA已经历了十几年的发展历史。在这十几年的发展过程中，以FPGA为代表的数字系统现场集成技术取得了惊人的发展：现场可编程逻辑器件从最初的1200个可利用门，发展到90年代的25万个可利用门。新世纪之初，国际上现场可编程逻辑器件的著名厂商Altera公司、Xilinx公司又陆续推出了数百万门的单片FPGA芯片，将现场可编程器件的集成度提高到一个新的水平。 纵观现场可编程逻辑器件的发展历史，其之所以具有巨大的市场吸引力，根本在于：FPGA不仅可以解决电子系统小型化、低功耗、高可靠性等问题，而且其开发周期短、开发软件投入少、芯片价格不断降低，促使FPGA越来越多地取代了ASIC的市场，特别是对小批量、多品种的产品需求，使FPGA成为首选。近年来，FPGA的开发生产和销售规模以惊人的速度增长。发展集成电路事业是我国制定的新世纪的重要发展目标，也是经济全球化新形势下的科技挑战6。 目前，FPGA的主要发展动向是：随着大规模现场可编程逻辑器件的发展，系统设计进入“片上可编程系统”的新纪元；芯片朝着高密度、低压、低功耗方向挺进；国际各大公司都在积极扩充其IP库，以优化的资源更好的满足用户的需求，扩大市场；特别是引人注目的所谓FPGA动态可重构技术的开拓，将推动数字系统设计观念的巨大转变。综上所述，我们可以看到在新世纪，以FPGA为代表的数字系统现场集成技术正朝着以下几个方向发展: 1、随着便携式设备需求的增长，对现场可编程器件的低压、低功耗的要求日益迫切。 2、芯片向大规模系统芯片挺进，力求在大规模应用中取代ASIC。 3、为增强市场竞争力，各大厂商都在积极推广其知识产权IP库。 4、动态可重构技术的发展，将带来系统设计方法的转变。近年来，PGGA的应用是极为广泛的，例如，FPGA技术在电动叉车交流调速系统中的应用7、基于FPGA技术的16位数字分频器的设计8、基于FPGA技术的同步同步通信卡的设计与实现9、基于FPGA技术的混沌数字图像加密与硬件实现10等。在现代电子技术领域，在很多地方都可见到FPGA的身影。FPGA凭借其优异的性能特点，已越来越受到科研工作者的青睐。说到FPGA我们不得不提一下它的竞争者CPLD。现场可编程门阵列（FPGA）和复杂可编程逻辑器件（CPLD）都是近年来发展迅速的大规模可编程专用集成电路（ASIC）。CPLD 是由GAL 发展起来的，其主体结构仍是与或阵列，自从992 年Lattice 公司高性能的具有在系统编程（ISP）功能的CPLD 出现以来，CPLD发展迅速。具有ISP 功能的CPLD 器件由于具有同FPGA 器件相似的集成度和同样的易用性，在速度上还有一定的优势，使其在可编程逻辑器件技术的竞争中与FPGA 并驾齐驱，成为两支领导可编程器件技术发展的重要力量11。随着FPGA技术的逐渐成熟，基于FPGA的数字时钟必将得到广泛的应用。目前市场上各式各样的数字电子钟大多是用全硬件电路实现，存在电路结构复杂、功损耗大等缺点,而由FPGA开发的数字钟则弥补了上述缺点，它体积小、集成度高、功耗低12。因此，基于FPGA的数字时钟凭借其自身优点必将受到人们的广泛欢迎。目前，数字钟的设计方法有多种，例如，可用中小规模集成电路组成电子钟，也可用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以利用单片机或FPGA来实现电子钟等13。其中，基于FPGA的数字钟具有功能强、功耗低、工作可靠、使用方便等优点。因此，随着大规模集成电路的发展以及人们需求的不断提高，基于FPGA的数字钟必将脱颖而出迅速占领市场。基于FPGA的数字时钟的设计，体现了现代数字电路设计芯片化的思想，而且这种设计方法缩短了产品的设计周期和调试周期，提高了设计的可靠性和成功率，充分体现了可编程逻辑器件在数字电路设计中的优越性14。鉴于基于FPGA开发数字钟的众多优点，我们拟开发一款基于FPGA的数字钟。1.3 论文研究的主要内容论文研究的主要内容分2个部分，分别简述如下： 本系统所涉及的基本原理和知识。主要包括FPGA的基本原理，VHDL的基本语法，Quartus ii的基本操作等。 基于FPGA数字时钟的实现。利用VHDL语言编写各数字模块，对各模块进行编译和仿真，将各模块组合成数字钟电路，对数字钟电路进行编译和仿真并将编译后生成的代码下载到FPGA器件上进行验证。1.4 论文特色本论文的特色之处在于设计了一个可靠性高、具有实际应用价值的数字时钟，该数字中以FPGA为载体，功耗低，计时精确，可以说是FPGA理论运用到实践的一次尝试。 2方案介绍数字钟涵盖了数字电路中组合逻辑电路和时序逻辑电路两大部分及脉冲发生电路部分。数字钟的基本结构框图如下： 显示电路扫描电路计数电路脉冲电路 图2.1 数字钟的基本结构框图 脉冲电路包括一个5万分频电路和一个1千分频电路。我们采用的芯片为EPM240T100C5，其系统时钟频率为50MHZ。系统时钟经5万分频后作为显示电路的时钟，经5万分频再经1千分频后作为计数电路的时钟。计数电路包括两个六十进制计数器和一个二十四进制计数器。两个六十进制计数器分别用于分和秒的计时，二十四进制计数器用于时的计时。时、分、秒三个计数器采用同步计数方式，其时钟脉冲端均接经5千万分频的时钟信号。en为计数使能端，高电平有效。每来一个秒脉冲，秒计数器计一个数，当秒计数器计到60时，其进位输出端co输出高电平产生进位，使分计数器en使能有效，每来一个计数脉冲，分计数器计一个数，这就意味着满60s进min；当秒计数器和分计数器都计到60，其相应的秒计数器的co和分计数器的进位co同时输出高电平使小时的计数器的使能端en有效时，每来一个计数脉冲，小时计数器计一个数，因此应将分、秒计数器的co端相与后接到计数器的en端1。当三个计数器的复位端reset同时送入低电平时，三个计数器同时归零。扫描电路由六进制计数器、3线8线译码器、24选4数据选择器组成。扫描电路主要负责将计数电路输出的计时信号进行转码并送入显示电路，同时该电路还要将相应的的数码管的选通，以此来配合显示电路完成时间的显示。显示电路主要负责时间的显示，其输出端接六个七段数码管。以上所涉及的电路模块，如六十进制计数器、二十四进制计数器、三线八线译码器等均由VHDL通过Quartus ii实现。之后再将各电路模块用导线连接起来，完成整个电路的设计。将电路进行编译、仿真、下载到FPGA中即可。3 脉冲电路实现计数电路所需时钟信号为1HZ，扫描电路所需时钟信号为1KHZ，而系统时钟为50MHZ，所以要对系统时钟进行分频以来满足电路的需要。3.1 五万分频器电路实现在这里我们设计了五万分频器电路模块。其对应的VHDL代码、模块符号及功能仿真波形分别如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY FP50000 is port(fh:in std_logic; fl:buffer std_logic);end;architecture one of FP50000 is signal m0,m1,m2,m3,m4:std_logic_vector(3 downto 0);beginprocess(fh)beginif fhevent and fh=1 then if m01001 then m0=m0+1;elsif m11001 then m1=m1+1;m0=0000;elsif m21001 then m2=m2+1;m1=0000;m0=0000;elsif m31001 then m3=m3+1;m2=0000; m1=0000;m0=0000;elsif m40001then m4=m4+1;m3=0000;m2=0000;m1=0000;m0=0000;else m1=0000;m0=0000;m2=0000;m3=0000m4=”0000”;fl=NOT fl ;end if;end if;end process;end; 图3.1 五万分频器电路模块符号 图3.2 五万分频器功能仿真波形3.2 一千分频器电路实现在这里我们设计了一千分频器电路模块。其对应的VHDL代码、模块符号及功能仿真波形分别如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY FP1000 is port(fh:in std_logic; fl:buffer std_logic);end;architecture one of FP1000 is signal m0,m1,m2:std_logic_vector(3 downto 0);beginprocess(fh)beginif fhevent and fh=1 then if m01001 then m0=m0+1;elsif m11001 then m1=m1+1;m0=0000;elsif m20100 then m2=m2+1;m1=0000;m0=0000;else m1=0000;m0=0000;m2=0000;fl=NOT fl ;end if;end if;end process;end; 图3.3 一千分频器电路模块符号 图3.4一千分频器功能仿真波形 4 计数电路实现计数电路的功能是分别对秒、分、时的计数。秒计数电路或分计数电路为六十进制计数器，时计数电路为二十四进制计数器。4.1 秒计数器电路的实现在这里我们设计了秒计数电路模块。其对应的VHDL代码、模块符号及功能仿真波形分别如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY con60f is port(clk,reset:in bit;q0,q1:out std_logic_vector(3 downto 0);carry:out std_logic);end;architecture one of con60f is signal m0,m1:std_logic_vector(3 downto 0);beginprocess(clk,reset)beginif reset=0then m0=0000;m1=0000;elsif clkevent and clk=1 then if m0=1001 and m1=0101 then m1=0000;m0=0000;carry=1;elsif m0=1001 then m1=m1+1;m0=0000;else m0=m0+1;carry=0;end if;end if;end process;q0=m0;q1=m1;end; 图4.1 秒计数电路模块符号图4.2 秒计数电路功能仿真波形 4.2 分计数器电路的实现在这里我们设计了秒计数电路模块。其对应的VHDL代码、模块符号及功能仿真波形分别如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY con60m is port(clk,reset,en:in bit;q0,q1:out std_logic_vector(3 downto 0);carry:out std_logic);end;ARCHITECTURE one of con60m is signal m0,m1:std_logic_vector(3 downto 0);beginprocess(clk,reset,en)beginif reset=0then m0=0000;m1=0000;elsif clkevent and clk=1 then if en=1thenif m0=1001 and m1=0101 then m1=0000;m0=0000;carry=1;elsif m0=1001 then m1=m1+1;m0=0000;else m0=m0+1;carry=0;end if;end if;end if;end process;q0=m0;q1=m1;end; 图4.3 分计数器电路模块符号图4.4 分计数器的功能仿真波形 4.3 时计数器电路实现在这里我们设计了时计数电路模块。其对应的VHDL代码、模块符号及功能仿真波形分别如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY con24v is port(clk,reset,en:in bit;q0,q1:out std_logic_vector(3 downto 0);end;architecture one of con24v is signal m0,m1:std_logic_vector(3 downto 0);beginprocess(clk,reset,en)beginif reset=0then m0=0000;m1=0000;elsif clkevent and clk=1 thenif en=1 thenif m0=0011 and m1=0010 then m1=0000;m0=0000;elsif m0=1001 then m1=m1+1;m0=0000;else m0=m0+1;end if;end if;end if;end process;q0=m0;q1=m1;end; 图4.5 时计数电路模块符号 图4.6 时计数器功能仿真波形 5 扫描显示电路实现5.1 动态扫描显示电路的工作原理动态扫描显示电路的整体框图如图5.1所示，它由六进制计数器、3-8译码器、数据选择器、扫描控制电路、七段显示译码器等组成。它共有6组BCD码输入线A03-A00、A13-A10、A23-A20 、A33-A30、A43-A40、A53-A50，7根LED七段显示译码输出线a、b、c、d、e、g和6根位选通线sel0、sel1、sel2、sel3、sel4、sel5。 片选 六个数码管七段显示译码器片选 24选4数据选择器和数据扫描控制器六进制计数器3-8译码器 A00-A03A53clk 图5.1 动态扫描显示电路的整体框图在时钟脉冲clk的作用下，六进制计数器开始计数，其输出通过3-8译码器作为24选4 数据选择器的片选信号，从6组输入的BCD码数据中选出一组BCD码，经过BCD七段显示译码器译码后去控制LED七段数码管。即24选4数据选择器一方面从6路数据中选出一路BCD码数据，通过七段显示译码器控制数码管的a-g管脚；另一方面产生6个控制信号sel0、sel1、sel2、sel3、sel4、sel5,使六个LED数码管每一时刻只有一只工作，即被点亮。这样六进制计数器在时钟脉冲clk作用下循环计数，从而控制6个LED七段数码管轮流显示，在扫描频率足够高的情况下，6个LED数码管能稳定显示6个数码。上面我们介绍了扫描显示电路的工作原理，接下来我们来实现扫描显示电路中的各电路模块。5.2 动态扫描显示电路所需基本模块的实现5.2.1 六进制计数器的电路实现六进制计数器循环产生3为二进制数000-101。六进制计数器的VHDL代码、模块符号、功能仿真波形如下：LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY count6 ISPORT(clk:IN std_logic; q:OUT std_logic_vector(2 DOWNTO 0);END count6;ARCHITECTURE bhv OF count6 IS SIGNAL cq:std_logic_vector(2 DOWNTO 0);BEGIN PROCESS(clk) BEGIN IF (clkevent AND clk=1) THEN IF (cq=101) THEN cq=000; ELSE cq=cq+1; END IF; END IF; qyyyyyyy=000000; END CASE; END PROCESS; END ee;图5.4 3-8译码器模块符号图5.5 3-8译码器的功能仿真波形 5.2.3 24选4数据选择器和数码管扫描控制模块电路的实现24选4数据选择器在片选信号的控制下，对输入的数据只选择一组数据输出，同时还产生控制数码管选择的片选信号sel。24选4数据选择器和数码管扫描控制模块的VHDL代码、模块符号、功能仿真模型如下：library ieee;use ieee.std_logic_1164.all;entity L24xuan4c isport(no1,no2,no3,no4,no5,no6:in std_logic_vector(3 down to 0); st: in std_logic_vector(5 down to 0); yout:out std_logic_vector(3 down to 0); sel:out std_logic_vector(5 down to 0);end L24xuan4c;architecture bhv of L24xuan4c is signal s:std_logic_vector(5 down to 0);begin syout=no6;selyout=no5;selyout=no4;selyout=no3;selyout=no2;selyout=no1;selyout=1111;selled7sled7sled7Sled7sled7sled7sled7sled7sled7sled7sled7s=NULL; END CASE; END PROCESS;END one;图5.8 七段译码显示驱动电路模块图5.9 七段译码显示驱动电路功能仿真模块5.3 动态扫描显示电路的具体实现 在各个模块设计完成之后就可以对整个动态扫描显示电路进行设计。在Quaryus ii 的原理图输入方式下，调入已设计好的六进制、3-8译码器、24选4数据选择器以及七段译码显示模块，并按图5.10进行连接构成动态扫描电路的顶层文件，通过编译、仿真，可得其仿真波形，如图5.11所示。完成设计后可生成一个动态扫描显示电路元件符号，如图5.12所示，可供后面数字时钟电路设计中需要用到动态扫描显示电路时直接调用。图5.10 动态扫描电路顶层文件 图5.11 动态扫描显示电路功能仿真波形 图5.12 动态扫描显示电路元器件符号 6 数字钟电路的实现在各个模块设计完成之后就可以对整个数字钟电路进行设计。在Quaryus ii 的原理图输入方式下，调入已设计好的分频器、分计数器、秒计数器、动态扫描显示电路模块，并按图6.1进行连接构成数字钟电路的顶层文件，通过编译、仿真，可得其仿真波形，如图6.2和6.3所示。图6.2和6.3分别为不同时间段数字钟的功能仿真波形。图6.1 数字钟电路顶层文件图6.2 数字钟电路功能仿真波形1 图6.3 数字钟电路功能仿真波形2将编译、仿真通过的数字钟电路的顶层文件下载到开发板上的EPM240T100C5中，观察实验结果。总结数字时钟可植入自动控制、测试等系统内部，作为系统的时钟源，可为系统提供定时信号或中断控制的时间基准，具有广泛的用途14。数字时钟的设计方法也有许多种。采用传统方法设计的数字钟精度不够高、使用不方便，尤其高速时钟在PCB板布线会产生较大的畸变16。本文以现场可编程门阵列(FPGA)器件为核心来实现数字时钟，并以Quartus70为开发环境，以VHDL为设计语言进行设计，最后将代码下载FPGA内部形成时钟电路。采用该方案设计的数字时钟可以嵌入到采用FPGA芯片实现的仪器仪表中，具有很好的移植性17。基于FPGA的数字时钟的设计，体现了现代数字电路设计芯片化的思想，而且这种设计方法缩短了产品的设计周期和调试周期，提高了设计的可靠性和成功率，充分体现了可编程逻辑器件在数字电路设计中的优越性。 附录 Quartus II 7.0 的使用Quartus II 7.0 是Altera 公司提供的一套集成了编译、布局布线和仿真工具在内的综合开发环境。他能完成从代码输入到物理实现的全部设计流程。支持Altera公司的所有FPGA和CPLD器件，是MaxPlus II 的后续版本5。1 基于Quartus II 的原理图设计方法Quartus II提供了功能强大、直观便捷和操作灵活的原理图输入设计功能，使得用户不必具备许多诸如编程技术、硬件描述语言等知识就能快速入门，完成较大规模的电路设计。1.1 启动Quartus II 7.0启动Quartus II 7.0 ，则会显示图1所示界面。 图1 Quartus II 的用户界面1.2 新建一工程选择FileNewProjectWizard,则会显示图2所示对话框，填入工作路径、工程名称。连续单击“ Next”按钮两次，则出现如图3所示界面。在该界面中选择所需要的器件，单击“Finish”按钮。至此，工程创建结束。图2 设置工程名、路径和顶层文件名图3 选择Altera 公司可编程器件1.3 打开Block Diagram/Schematic File编辑器在图1的“New”对话框中选择Block Diagram/Schematic File编辑器，进入原理图编辑方式，输入电路图，保存后如图4所示。图4 数字钟原理图1.4 编译设计文件编辑完成后，执行“Processing”菜单下的“Start Complication”命令，开始编译。编译工具窗口如图5所示。 图5 编译报告窗口如果设计输入文件无连接性错误，编译通过软件给出的信息提示为：“Full Complication was successful”,如图6所示，单击“确定”按钮，结束编译。图6 编译信息1.5 模拟仿真仿真是EDA技术的重要组成部分，也是对设计的电路进行功能和性能测试的有效手段。1.5.1 建立仿真通道文件执行Quartus II中“File”菜单下的“New”命令，在“New”对话框中选择“Other File”标签，如图7所示。再选择“Vector Waveform File”,选项，单击“OK”按钮，进入到波形编辑器，如图8所示。并保存为shuzizhong.vwf文件。图7 输入方式选择 图8 波形编辑器 完成以上操作后，在图8中所示的波形编辑器左边“Name”列的空白处单击鼠标右键，选择“Insert Node or Bus”命令，出现如图9所示的“Insert Node or Bus”对话框。 图9 “Insert Node or Bus”对话框在“Insert Node or Bus”对话框中，单击“Node Finder”按钮，出现如图10所示的“Node Finder”对话框。“Node Finder”对话框中，在栏选择当前设计文件。单击“List”按钮，在栏会出现当前设计文件的所有引脚，单击图标按钮，在栏会显示所选择设计文件的信号，如图11所示。图10 “Node Finder”对话框 图11 添加信号后的“Node Finder”对话框 在添加信号后的“Node Finder”对话框中单击“OK”按钮，此时返回到“Insert Node or Bus”对话框，单击“OK”按钮，返回到如图12所示的波形编辑窗口，此时在“Name”栏已经添加了信号。图12 添加信号后的波形编辑器在Quartus II的波形编辑器中编辑输入信号节点的波形，也就是指定输入节点的逻辑电平变化。编辑输入节点波形后的波形编辑器如图13所示。图13 数字钟输入节点波形1.5.2 设计仿真执行Quartus II中“Processing”菜单下的“Start Simulation”命令，便可以启动仿真器，当出现如图14所示的仿真信息“Simulator was successful”时，单击“确定”按钮，仿真结束。仿真结束后，软件直接弹出如图15所示的数字钟功能仿真波形。 图14 仿真信息图15 数字钟的功能仿真波形1.6 引脚锁定和编程下载工程编译仿真都通过后，就可以将配置的数据下载到应用系统。下载之前首先要进行引脚锁定，保证锁定引脚与实际的应用系统相吻合。1.6.1 引脚锁定执行Quartus II 中“Assignment”菜单下的“Pin”命令，即进入到如图15所示的“Pin Planner”窗口。双击“Pin Planner”窗口的“Location”栏中某一行，在出现的下拉栏中选择器件对应端口信号名作为引脚号，以此类推，直到所有引脚被锁定。引脚锁定完毕后，保存文件。此时原理图如图16所示。 图16 “Pin Planner”窗口 图16 引脚锁定后的数字钟原理图 引脚锁定后，必须再编译输入文件，这样才能将引脚锁定信息编译到编程文件中。1.6.2 编程下载执行Quartus II 中