第6部分-计算机程序员(FPGA嵌入式应用)_3级_理论知识模.doc

第6部分理论知识考试模拟试卷FPGA理论知识试卷注 意 事 项1、考试时间：30分钟。2、请首先按要求在试卷的标封处填写您的姓名、准考证号和所在单位的名称。3、请仔细阅读各种题目的回答要求，在规定的位置填写您的答案。4、不要在试卷上乱写乱画，不要在标封区填写无关的内容。一二总 分得 分得 分评分人一、判断题（第1题第40题。将判断结果填入括号中。正确的填“”，错误的填“”。每题1分，满分40分。）1.数字信号是指时间上和数值上都是离散的信号。（ ）2.所谓十进制就是以“10”为基数的计数体制，以此类推八进制就是以“8”为基数的计数体制，任何一个数可以用1,2,3,4,5,6,7,8等八个数码，按一定的规律排列起来显示。（ ）3.十进制数（25）D转换为二进制数为（11001）B（ ）4.计算机或数字系统中通常采用二进制数的原因是二进制数所需要表示的状态只有“0”，“1”两种状态，便于用电路实现。（ ）5.某三个变量逻辑函数F，若以ABC的顺序列真值表，表中F=1的个数为5个。若以CBA的顺序列真值表，则表中F=1的个数为4个。（ ）6.一个逻辑函数全部最小项之和恒等于1。（ ）7.在进行卡诺图化简逻辑函数时，同一方格可以被不同的包围圈重复包围。（ ）8.组合逻辑电路通常由门电路组合而成。（ ）9.组合逻辑电路的分析中正确列出真值表是最关键的一步。（ ）10.存在互补变量，就必然存在竞争冒险，所以消除互补变量可以消除竞争冒险。（ ）11.反映时序逻辑电路状态转换规律及相应输入、输出取值关系的图形称为状态图。（ ）12.同步计数器和异步计数器比较，同步计数器的最显著优点是工作速度高。（ ）13.异步电路就是指没有统一时钟的电路。（ ）14.典型时序逻辑电路包括触发器，计数器，移位寄存器，有限状态机，ALU等。（ ）15.数模转换的过程就是将数字码转换成与之对应的电平。（ ）16.Moore型有限机的输出只与有限状态自动机的当前状态有关，与输入信号的当前值无关。（ ）17.Mealy型有限机的输出只与有限状态自动机的当前状态有关，与输入信号的当前值无关。（ ）18.在状态机的编码方式中，最常用的是顺序编码和One-hot编码方式。（ ）19.IP是指一种事先定义，经验证可以重复使用的，能完成某些功能的组块。（ ）20.IP重用可以避免重复劳动，但是缺点是IP核的参数不可重配置，使得IP核的用法比较呆板。（ ）21.IP设计的目标就是通用性好，可移植性好，正确性有100%的保证。（ ）22.规划和制定设计规范不属于IP设计的主要流程之一。（ ）23.IP的验证必须是完备的，具有可重用性的。（ ）24.根据IP核的使用划分，IP建立者可按可再用、可重定目标以及可配置等形式设计IP。（ ）25.Primetime是属于动态验证工具。（ ）26.物理验证分为DRC、ERC、LVS等三类别。（ ）27.LUTS的容量大小主要受限于它的复杂度，而不是输入的数目。（ ）28.电路采用DCI可以减少板子布线的复杂程度。（ ）29.Verilog HDL与VHDL相比，其最大的优点是与C语言相类似，容易掌握，且资源丰富。（ ）30.在Verilog HDL语言中注释符“/”可以扩展至多行注释。（ ）31.在Verilog HDL语言中参数型常数经常用于定义延迟时间和变量宽度，在模块或实例引用时，可通过参数传递改变在被引用模块或实例中已定义的参数。（ ）32.在Verilog HDL语言中寄存器类型的变量具有x的缺省值。（ ）33.在Verilog语言中运算符“%”为模运算符，或称为求余运算符，要求“%”两侧均为整型数据。（ ）34.在Verilog HDL语言中不同长度的数据不能进行位运算。（ ）35.Verilog HDL语言中case语句的所有表达式值的宽度可以互不相等。（ ）36.任务可以启动其它的任务和函数，而函数则不能启动任务。（ ）37.系统任务$finish的作用是退出仿真器，结束仿真过程。（ ）38.在Verilog HDL语言中系统任务$random提供了一个产生随机数的手段。（ ）39.使用HDL语言进行编程时，需要设计人员以并行思维来考虑算法结构。（ ）40.PicoBlaze处理器中，STORE指令可以将寄存器的内容写入到32字节的SRAM区中。（ ）得 分评分人二、单项选择（第1题第30题。选择一个正确的答案，将相应的字母填入题内的括号中。每题2分，满分60分。）1.逻辑代数运算中，A+A=( )（A）2A （B）A （C）A2 （D）12.组合逻辑电路的正确设计步骤 （ ） （1）分析设计要求（2）进行逻辑和必要变换；得出最简逻辑表达式（3）画逻辑图（A）(1)(2)(3) （B）(2)(3)(1)（C）(3)(2)(1) （D）(1)(3)(2)3.IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为（ ）。（A）提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；（B）提供设计的最总产品-掩膜；（C）以网表文件的形式提交用户，完成了综合的功能块；（D）都不是。4.IP验证策略需要涵盖的测试类型有（ ）（A）兼容性验证（B）边界验证（C）随机验证（D）以上都是5.一般把EDA技术发展分为3个阶段，以下选项不是EDA技术的发展阶段的是 （）。（A）CAD （B）GAL （C）CAE （D）ESDA6.常用的可测性设计有（ ）（A）内部扫描测试设计（B）自动测试矢量生成（C）边界扫描测试（D）以上都是7.1LUT等于（ ） 。（A） 8 RAM bits （B） 16 RAM bits （C） 32 RAM bits （D） 64RAM bits8.下列关于Verilog HDL语言模块的端口定义说法错误的是（ ）。（A）模块的端口表示的是模块的输入还是输出口名（B）在端口的声明语句中可以进行I/O说明（C）模块端口声明了模块的输入输出口，格式为：module 模块名（port1; port 2; port3）;（D）模块的端口是它与其它模块联系端口的标识9.下列关于Verilog HDL语言中模块的例化说法错误的是（ ）。（A）在引用模块时，有些信号要被输入到引用模块中，有些信号要从引用模块中输出（B）在引用模块时，必须严格按照模块定义的端口顺序来连接（C）在引用模块时可以用“.”符号，表明原模块是定义时规定的端口名，用端口名和被引用模块的端口相对应，提高程序的可读性和可移植性（D）在语句“Mydesign design( .port1( port1), .port2 (port2);”中，被引用的模块为Mydesign模块10.下列关于Verilog HDL语言中常量说法错误的是（）（A）当常量不说明位数时，默认值是16位，每个字母用8位的ASCII值表示。（B）Verilog HDL中有三种类型的常量：整型、实数型、字符串型。（C）下划线符号“_”可以用在整数或实数中，它们就数量本身没有意义，但下划线符号不能用作首字符。（D）字符串是双引号内的字符序列，字符串不能分成多行书写。11.下列关于Verilog HDL语言中参数型说法错误的是（ ）。（A）在Verilog HDL中用parameter来定义常量，即用parameter来定义一个标识符代表一个常量，称为符号常量。（B）采用一个标识符代表一个常量可以提高程序的可读性和可维护性。（C）parameter是参数型数据的确认符，确认符后跟着一个用逗号分隔开的赋值语句表，在每一赋值语句的左边必须是一个常数表达式。（D）parameter 型数据是一种常数型的数据，其说明格式为：parameter 参数名1= 表达式, 参数名2= 表达式, . ., 参数名n= 表达式。12.下列关于非阻塞赋值运算方式（如b=a;）说法错误的是( )（A）块结束后才完成赋值操作（B）b的值立刻改变（C）在编写可综合模块时是一种比较常用的赋值方式（D）非阻塞赋值符“=”与小于等于符“=”意义完全不同，前者用于赋值操作，后者是关系运算符，用于比较大小。13.一元运算符是（）（A）单目运算符 （B）双目运算符（C）三目运算符 （D）无操作数14.下列程序段中无锁存器的是（ ）。（A）always (al or d) begin if(al) q= d; end（B）always (al or d) begin if(al) q=d; if(!al) q=!d; end（C）always (al or d) begin if(al) q=d; else q=0; end（D）always (sel1:0 or a or b) case(sel1:0) 2 b00: q=a; 2 b11; q=b; endcase15.下列有关任务（task）语句的说法，错误的是( )（A）任务定义的形式是：task task_id; declarations procedural_statement endtask。（B）任务必须存在参数，值通过参数传入和传出任务。（C）任务的输入和输出在任务开始处声明，这些输入和输出的顺序决定了它们在任务调用中的顺序。（D）任务调用语句中参数列表必须与任务定义中的输入、输出和输入输出参数说明的顺序匹配。16.下列关于Verilog HDL语言中系统任务$stop的说法错误的是（ ）（A）$stop任务的作用是把EDK工具（例如仿真器）置成暂停模式。（B）使用此任务，在仿真环境下给出一个交互式的命令提示符，将控制权交给用户。（C）这个任务可以带有参数表达式。（D）任务带的参数值越大，输出的信息越少。17.下列关于Verilog HDL语言中条件编译命令if语句的说法错误的是（ ）。（A）条件编译指当满足一定条件时对一组语句进行编译，而当条件不满足时则编译另一部分。（B）当选择一个模块的不同代表部分、选择不同的时序或结构信息以及对不同的EDA工具选择不同激励时，会用到条件编译命令。（C）Verilog HDL程序中用到的条件编译命令有ifdef、else、elseif、endif。（D）被忽略掉不进行编译的程序段部分也要符合Verilog HDL程序的语法规则。18.利用Verlag HDL语言描述的加法器和乘法器在行为仿真时关于延时说法正确的是( )（A）有延时 （B）无延时（C）不确定是否有延时 （D）无法行为仿真19.流水线设计的优势在于它能提高的是（ ）。（A）资源利用率 （B）时钟频率（C）吞吐量 （D）计算位宽20.下列关于Verilog HDL语言中一段式状态机的说法错误的是（ ）。（A）一段式描述方法不符合将时序和组合逻辑分开描述的代码风格。（B）一段式描述方法在描述当前的状态时要考虑下个状态的输出，不利于维护修改，并且不利于附加约束，不利于综合器和布局布线器对设计的优化。（C）一段式描述方法相对于两段式描述比较简短。（D）一段式FSM描述是一种不推荐的FSM描述方式。21.下列关于桶型移位寄存器的说法错误的是( )（A）桶型移位寄存器用在数字信号处理器中，通过对数据通道输入和输出的换算来避免溢出问题。（B）换算是通过将一个数据字的指定位向左移或右移来完成的。（C）向右移一位等于这个数据字除以2的一次幂，向左移一位等于这个数据字乘以2的一次幂。（D）数据字向右移可防止由算法操作产生的溢出，右移后再将多得到的结果左移。22.下列语句产生的时钟周期为10个时间单位的是（）（A）always #5 clk = clk;（B）always 5 clk = clk;（C）always #10 clk = clk;（D）always 10 clk = clk;23.下面关于PACE工具说法错误的是。（ ）。（A）使用PACE完成区域约束（B）使用PACE完成时序分析（C）使用PACE完成DRC分析（D）使用PACE完成布局布线分析24.PicoBlaze提供（ ）个不同的指令。(A) 32 (B) 48 (C) 49 (D) 5025.PicoBlaze处理器提供了一个（ ）个字节的中间结果暂存器组，这些寄存器可以支持直接寻址和间接寻址，通过两条指令STORE和FETCH来访问和处理。（A） 32 （B） 64 （C） 128 （D） 25626.picoblaze寻址空间上的Register的深度是（ ）。（A）8（B）10（C）16（D）3227.关于PicoBlaze的中断，下面说法正确的是（ ）。A PicoBlaze中断是不可屏蔽的； B 中断一触发，就立即停止当前指令的执行，跳转到中断服务子程序去执行； C PicoBlaze有多个中断输入信号 D 复位后，PicoBlaze的中断输入会被禁用，必须通过ENABLE INTERRUPT指令启用中断；28.STORE sX，Operand 上面指令的作用是：（ ）（A） 将Operand的值送到寄存器sX中存放（B） 将sX的值存放入Operand中（C） 将寄存器的值写入到存储器中的对应Operand位置处（D） 以上都不正确29.双核微控制器通过（ ）片上存储资源的方式存储一个相同的或近似的代码。（A） 抢占 （B） 共享 （C） 2种方式都有 （D） 都不对30.在PS/2通信中，如果一方想抑制另一方通信,则（ ）。（A）只需把时钟引脚拉到高电平（B）只需把数据引脚拉到高电平（C）只需把时钟引脚拉到低电平（D）只需把数据引脚拉到高电平FPGA理论知识试卷答案一、判断题(第1题第40题。将判断结果填入括号中。正确的填“