14-2 可编程逻辑器件

14 2可编程逻辑器件 一 概述 伴随电子器件的发展 在VLSIC 超大规模集成电路阶段 及ASIC 具有特定功能的专用集成电路 等阶段 出现了各类PLD 可编程逻辑器件 早期的PLD 只能实现简单的数字逻辑 主要有PROM 可编程只读存储器 EPROM 紫外线可擦除只读除存储器 和EEPROM 电可擦除只读存储器 等 一 概述 随着PAL 可编程阵列逻辑 和GAL 通用阵列逻辑 的出现 其功能及内部逻辑单元的利用率有了明显改善 但还不能实现复杂的数字逻辑 在PAL GAL之后 出现了复杂可编程逻辑器件CPLD ComplexProgrammableLogicDevice 和现场可编程门阵列FPGA FieldProgrammableGateArray 等发展起来的大规模可编程器件 其单片逻辑门数已达到上百万 能够实现复杂的组合逻辑和时序逻辑 配合相应的开发软件和简单的编程接口即可实现 在系统编程 ISP 二 可编程逻辑的表示方法 如图所示是三输入与门 或门和输入缓冲器等效的可编程逻辑符号 下图所示是门阵列的三种连接方式 即采用熔丝工艺时的实现原理 1 硬线连接 是不可编程的固定连接点 2 编程后连接 通过编程方式已经实现 或保留 的连接点 3 可编程连接 这种连接点可以通过编程方式实现 或保留 连接 但并未连接 或保留 二 可编程逻辑的表示方法 三 可编程阵列逻辑 PAL PAL是由可编程的与阵列和固定的或阵列组成 其结构示意图如图所示 在图中 与阵列的输出变量m0 m5为 三 可编程阵列逻辑 PAL 或阵列的输出变量Y0 Y1 Ym为 三 可编程阵列逻辑 PAL 改变与阵列中的连接关系即可在或阵列的输出端得到各种各样的组合逻辑输出结果 改变与阵列中连接关系的过程就是对PAL的编程过程 可见 三 可编程阵列逻辑 PAL 用PAL器件 假定其或阵列由三输入或门组成 实现七段字形显示译码器 例题 据七段字形显示译码器的逻辑状态表所示 其输出的发光段逻辑表达式为 因为每个或门只有三个输入 且或阵列是不可通过编程改变的 所以应将每个输出逻辑函数简化为以下形式 对应的编程后的PAL器件如下图所示 图中的表示该与门无输入信号 且它的输出状态不会影响与之相连的或门的输入逻辑 四 通用阵列逻辑 GAL PAL器件采用熔丝工艺 所以编程后无法修改 为克服这一局限性 在PAL基础上发展了一种通用阵列逻辑GAL器件 其电路结构示意图如下图所示 图中包括七个部分 1 输入缓冲器 其输入端I0 I3为GAL的固定输入端 2 与逻辑阵列 可根据需要进行编程 3 宏逻辑单元OLMC0 OLMC4 四 通用阵列逻辑 GAL 4 输出缓冲器FF0 FF3 其输出端I O0 I O3既可作为输出端亦可作为输入端 缓冲器的工作原理可参考12 3节中的CMOS三态缓冲门 5 输出反馈 输入缓冲器F0 F3 6 系统时钟CP 7 输出三态控制端 图中包括七个部分 四 通用阵列逻辑 GAL 其中的宏逻辑单元OLMC可被单独配置 通过编程方式改变结构控制字中配置位的状态 使OLMC处于三种状态 1 简单型工作模式 其输入信号是乘积项之和 无反馈通路 2 复杂型工作模式 具有反馈电路 3 寄存型工作模式 四 通用阵列逻辑 GAL 如下图是对GAL器件编程后的逻辑连接图 F0的输入为Q0 F1的输入位Q1 OLMC0和OLMC2都工作在寄存器工作模式 而OLMC2工作在简单型模式 FF0 FF2都工作在同相输出状态 试分析其逻辑功能 例题 电路的反馈连接形式表明该电路为一时序逻辑电路 电路的状态方程为 输出方程为 假设Q1Q0的初始状态为00 可列出与上式对应的状态转换表 可见 该电路为一个串行数据检测器 当X连续输入3个或3个以上1时 输出变量Y 1 其他情况时Y 0 五 大规模可编程器件 复杂可编程逻辑器件CPLD和与标准门阵列类似的现场可编程门阵列FPGA 都由以下三大部分组成 1 逻辑单元阵列 CPLD FPGA器件的核心部分 2 输入 输出模块 3 逻辑块之间的互连资源 包括连线资源 可编程连接开关等 CPLD FPGA结构框图 五 大规模可编程器件 图中每一个逻辑单元都相当于一片GAL 这些逻辑单元可以通过可编程内连线的布线实现相互间的联系 CPLD与FPGA内部结构稍有不同 但用法一样 所以多数情况下不加以区分 FPGA CPLD芯片都是特殊的ASIC芯片 它们除具有ASIC的特点