FPGA中脉冲边沿检测(Verilog).doc

脉冲边沿检测（Verilog） 在很多时候都要对输入脉冲进行边沿检测，如PS/2时序，ps2_data数据在ps2_clk时钟下降沿接收。边沿检测Verilog程序代码：module DetecEdge(clk,ps2_clk,rst_n,pos_ps2_clk,neg_ps2_clk);input clk; /输入时钟input ps2_clk; /输入要检测边沿的脉冲input rst_n; /复位信号output pos_ps2_clk; /上升沿标志位output neg_ps2_clk; /下降沿标志位reg ps2_clk_r0,ps2_clk_r1,ps2_clk_r2; /ps2_clk状态寄存器always(posedge clk or negedge rst_n) if(!rst_n) begin ps2_clk_r0=1b0; ps2_clk_r1=1b0; ps2_clk_r2=1b0; end else /锁存状态 begin ps2_clk_r0=ps2_clk; ps2_clk_r1=ps2_clk_r0; ps2_clk_r2=ps2_clk_r1; endassign pos_ps2_clk=(ps2_clk_r2)&ps2_clk_r1; /上升沿检测assign neg_ps2_clk=ps2_clk_r2&(ps2_clk_r1);/下降沿检测 endmodule布线布局后仿真波形如下图：可以注意到其中的移位寄存器用了非阻塞赋值(=)ps2_clk_r0=ps2_clk;ps2_clk_r1=ps2_clk_r0;ps2_clk_r2=ps2_clk_r1;如果用阻塞赋值的话，综合的时候会把其中两个寄存器去点，用阻塞赋值(=)ps2_clk_r0=ps2_clk;ps2_clk_r1=ps2_clk_r0;ps2_clk_r2=ps2_clk_r1;会出来这样的警告：WARNING:Xst:646 - Signal is assigned but never used. Register equivalent to has been removed Found 1-bit register for signal .WARNING:Xst:2677 - Node of sequential type is unconnected in block .从RTL可以看到，只剩ps2_clk_r1一个D触发器。 上图是非阻塞赋值综合后的RTL，可以看出，有三个D触发器做移位寄存器。通过移位，对边沿进行检测。代码还有一种写法：module DetecEdge(clk,ps2_clk,pos_ps2_clk,neg_ps2_clk);input clk; /输入时钟input ps2_clk; /输入要检测边沿的脉冲output pos_ps2_clk; /上升沿标志位output neg_ps2_clk; /下降沿标志位reg 2:0 ps2_clkr; /用一个fifo来采样ps2_clk信号；always (posedge clk) ps2_clkr = ps2_clkr1:0, ps2_clk;wire pos_ps2_clk = (ps2_clkr2:1=2b01); / now we can detect ps2_clk rising edgeswire neg_ps2_